Compteur binaire asynchrone 4 bits 7492 7493 74293 Compteur binaire asynchrone 4 bits 7493 - 74293

(1)

FICHES TECHNIQUES DE QUELQUES CIRCUITS INTEGRES

Compteur binaire asynchrone 4 bits 7493 - 74293

QB CKB

0

2

CT QC

QD 9 8 11 DIV 8

1

CKA ¹⁴ ^{DIV 2} 12 QA



CT=0 R0(1) ² CTR

R0(2) ³

7493

QB CKB

0

2

CT QC

QD 5 4 8 DIV 8

11

CKA ¹⁰ ^{DIV 2} 9 QA



CT=0 R0(1) ¹² CTR

R0(2) ¹³

74293

Boîtier DIL 14 VCC 5 – GND 10

+ +

Le fonctionnement de ces deux compteurs est identique seul le brochage est différent Le Schéma interne du compteur 7493 est comme suit

CKA

QC

J

K Clear

Q

Clock

1

J

K Clear

Q

Clock

J

K Clear

Q

Clock

QB QD

J

K Clear

Q

Clock 14

QA

12 9 8 11

CKB R0(1)

R0(2) 2 3

N.B Les entrées J et K sont à l’état logique 1 une fois que le circuit est alimenté

Compteur binaire asynchrone 4 bits 7492

⁴

Q_B CKB

0

1Z4

CT

QC

Q_D

11

9

8 DIV 3

1

CKA ¹⁴ ^{DIV 2} 12 QA

 CT=0 R0(1) ⁶ CTR

R0(2) ⁷

DIV 2

+ + +

Le Schéma interne du compteur 7492 est comme suit

CKA

QC

J

K Clear

Q

Clock

1

J

K Clear

Q

Clock

J

K Clear

Q

Clock

QB QD

J

K Clear

Q

Clock 14

QA

12 11 9 8

CKB R0(1)

R0(2) 6 7

Q

N.B Les entrées J et K sont à l’état logique 1 une fois que le circuit est alimenté

(2)

Compteur asynchrone 4 bits 7490 - 74290

Le fonctionnement de ces deux compteurs est identique seul le brochage est différent

QB CKB

0

CT QC

QD 9 8 11 DIV 5

1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

QB CKB

0

CT QC

QD 5

4 8 DIV 5

11

CKA ¹⁰ ^{DIV 2} 9 QA

 Z3

3CT=1 R9(1) ¹ R9(2) ³

 CT=0 R0(1) ¹² CTR

R0(2) ¹³

3CT=4 2

Le Schéma interne du compteur 7490 est comme suit

CKA

QC

J

K Clear

Q

Clock

1

J

K Clear

Q

Clock

S

R Clear

Q

Clock

QB QD

J

K Clear

Q

Clock 14

QA

12 9 8 11

CKB R0(1)

R0(2) 2 3 7

Q

Preset Preset

R9(1) R9(2) 6 7

N.B Les entrées J et K sont à l’état logique 1 une fois que le circuit est alimenté

Compte Sortie

QD QC QB QA

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1

Entrées Reset Sorties

R0(1) R0(2) R9(1) R9(2) QD QC QB QA

1 1 0 X 0 0 0 0

1 1 X 0 0 0 0 0

X X 1 1 1 0 0 1

X 0 X 0

^Compte

0 X 0 X

^Compte

0 X X 0

^Compte

X 0 0 X

^Compte

Compte Sortie

QA QD QC QB

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 1 0 0 0

6 1 0 0 1

7 1 0 1 0

8 1 0 1 1

9 1 1 0 0

Tables de fonctionnement communes aux deux compteurs 7490 - 74290

Table de fonctionnement des

« Resets »

N.B X : Quelque soit le niveau logique 0 ou 1 Pour Comptage BCD,relier

la sortie QAà l’entrée CKB Pour Comptage biquinaire (5-2) relier la sortie QDà l’entrée ^CKA

(3)

Compteur

–

décompteur binaire synchrone 4 bits avec 2 horloges et RAZ

74193

Entrée de chargement

Mot binaire à charger

CLK LOAD

CTEN D / U

ENTREES

A

B C D

SORTIES

QA

QB

QC

QD

LOAD

Décompte Bloqué

Compte

0 2

8

7 9 1 2 2 1 0 9 8 7

RCO MAX/MIN + - (3)

D/U

LOAD CLK

5D

RCO

QA 1,2- / 1,3+

C5

CTR DIV 10

[1]

[2]

[4]

[8]

(2) (6) QC

(7) QD

(12) MAX/MIN

(13) 6,1,4

(15) A

(1) B

(10) C

(9) D

(11) (14) (5) (4) CTEN

G4 M3 [UP]

M2 [DOWN] 2(CT=0)Z6 3(CT=9)Z6 G1

QB

Compteur

–

décompteur BCD synchrone 74190

(4)

Compteur

–

décompteur BCD

4510

Compteur

–

décompteur binaire synchrone 4 bits Programmable 74169

Compteur prépositionnable 74ALS169 (chargement synchrone)

Remarque

:

Le fonctionnement de la remise à zéro peut être aussi quelque fois synchrone.

CE

PL CP

U/D MR

P0

P1

P2

P3

Q0

Q1

Q2

Q3

TC

0 1 2 3 4 5 6 7 8 9 8 7 6 5 4 3 2 1 0 0 9 6 7 0

“C7” agit sur “7D” et permet

de faire un chargement sur

front d’horloge lorsque “M1”

est active.

CTR DIV 10 4510 CT=0 M1

G2

C3 C 1,2 +/ C 1,2

(8) (1) (2) (4) 14

4 12 13 3

6 11 14 2

7

MR 9

U/D 10 CE 5 PL CP

P0

P1

P2

P3

3D

TC

Q0

Q1

Q2

Q3

15

(5)

74160, 74162, 74LS160A, 74LS162A, 74S162 DECADE COUNTERS Typical clear, preset, count, and inhibit sequences

Illustrated below is the following sequence:

(1) Clear outputs to zero (74160 and 74LS160A are asynchronous; 74162, 74LS162A and 74S162 are synchronous) (2) Preset to BCD seven

(3) Count to eight, nine, zero, one, tow, and three (4) Inhibit

(1) Clear outputs to zero (2) Reset to binary twelve

(3) Count to thirteen, fourteen, fifteen, zero, one and two (4) Inhibit

74LS160A

1,5D CT = 0

CTRDIV 10

M1 M2 G3

3CT = 9

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10)

CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

74LS162A, 74S162

1,5D 5CT = 0

CTRDIV 10

M1 M2 G3

3CT = 9

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10) CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

74LS161A

1,5D CT = 0

CTRDIV 16

M1 M2 G3

3CT = 15

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10)

CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

74LS163A, 74S163

1,5D 5CT = 0

CTRDIV 16

M1 M2 G3

3CT = 15

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10)

CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

(6)

0 6

Fiche technique du compteur 4029

X : Etat indifférent H : 1 logique L : 0 logique

BIN : Mode de comptage binaire

DEC : Mode de comptage décimal

(7)

Exercice N°1 : (Compteurs asynchrones en Circuits intégré) (voir dossier technique du CI 7493)

Compléter les deux schémas de câblage afin de réaliser un compteur modulo 12 en indiquant chaque fois le bit de faible poids par (LSB) et le bit de fort poids par (MSB).

a - 1

^ère

solution

: Le signal d’horloge est appliqué à l’entrée

CLKA:

b - 2

^ème

solution

: Le signal d’horloge est appliqué à l’entrée CLKB

:

Exercice N°2 : (Compteurs asynchrones en Circuits intégré) (voir dossier technique du CI 7490)

1°) Quel est le comptage réalisé par ce circuit.

QB CKB

0

CT QC

QD 9 8 11 DIV 5 1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

7490

QB

CKB ⁰

2

CT ^Q^C

QD

9 8 11 DIV 8

1

CKA ₁₄ _{DIV 2} 12 QA



CT=0 R0(1) ₂ CTR

R0(2) 3

7493

QB

CKB ⁰

2

CT ^Q^C

QD

9 8 11 DIV 8

1

CKA ₁₄ _{DIV 2} 12 QA



CT=0 R0(1) ₂ CTR

R0(2) 3

7493

(8)

QB CKB

0

CT Q_C

QD 9 8 11 DIV 5 1

CKA 14 DIV 2 12 QA

 Z3

3CT=1 R9(1) 6 R9(2) 7

 CT=0 R0(1) 2 CTR

R0(2) 3

3CT=4 2

7490

QB CKB

0

CT QC

QD 9 8 11 DIV 5 1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

7490

2°) Réaliser un compteur modulo 9 avec le CI 7490

3°) Soit le circuit suivant réalisé avec le CI 7490 compléter les chronogrammes

t

t H

Q A

Q B

Q C

Q D

4°) Quel est le comptage réalisé par ce circuit :

5) Donner le schéma d’un compteur qui réalise

0-1-2-3-4-8-9-0

avec le CI 7490 « QB est le L.S.B, QA est le M.S.B »

QB CKB

0

CT QC

QD 9

8 11 DIV 5 1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

7490

QB CKB

0

CT QC

QD 9 8 11 DIV 5 1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

7490

QB CKB

0

CT QC

QD 9 8 11 DIV 5 1

CKA ¹⁴ ^{DIV 2} 12 QA

 Z3

3CT=1 R9(1) ⁶ R9(2) ⁷

 CT=0 R0(1) ² CTR

R0(2) ³

3CT=4 2

7490

H

(9)

Exercice N°3 : (Circuit intégré 74390)

1- Compléter le schéma structurel ci-dessous pour avoir un compteur modulo 14, prévoir un bouton Init Donner l’équation de CLR en fonction des sorties des compteurs et le bouton Init

CLR = ……….

Exercice N°4 :

En utilisant le circuit intégré 4510(voir dossier technique) réaliser un compteur modulo 6.Prévoir un bouton d’initialisation. « état initial 0 »

.

Exercice N°5 :

En utilisant le circuit intégré 4510(voir dossier technique) réaliser un décompteur modulo 9. Prévoir un bouton d’initialisation à 8

(8) (1)

(2) (4) 4 12 13 3

6 7 MR 9

U/D CE PL C P

P0

P P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C3

10 5 1 15

Q1

Q2

Q3

1 1 1 4 2 CTR DIV

10

(8) (1) (2) (4) 4 12 13 3

6 7 MR 9

U/D CE PL CP P0

P1

P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C3

10 5 1 15

Q1

Q2

Q3

11 14 2 CTR DIV 10

4510

(Horloge)

 1

+Vcc Init

R

Unité

Vers décodeur 1

CTR CT = 0

DIV2

DIV5

CT

1CLR 2

1CKA 1

1CKB 4

3 1QA

5 1QB

6 1QC

7 1QD

0

2 +

+

74390

Dizaine

Vers décodeur 2

CTR CT = 0

DIV2

DIV5

CT

2CLR 14

2CKA 15

2CKB 12

13 2QA

11 2QB

10 2QC

9 2QD

0

2 +

+

74390

(10)

Exercice N°6 :

En utilisant 2 C.I. 4510 réaliser un compteur qui compte de 3 à 78. Prévoir un bouton d’initialisation à 3 (cascade synchrone) puis cascade asynchrone.

Exercice N°7 :

a- Réaliser un décompteur modulo 7 avec le CI 74193 (Voir dossier technique). Prévoir une entrée d’initialisation à 6.

(8) (1) (2) (4) 4

12 13 3

6 7 MR 9

U/D CE PL CP P0

P1

P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C3

10 5 1 15

Q1

Q2

Q3

11 14 2 CTR DIV 10

4510

Cascade synchrone

Cascade asynchrone

(8) (1) (2) (4) 4

12 13 3

6 7 MR 9

U/D CE PL CP P0

P1

P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C3

10 5 1 15

Q1

Q2

Q3

11 14 2 CTR DIV 10

4510

(8) (1)

(2) (4) 4

12 13 3

6 7 MR 9

U/D CE PL CP P0

P1

P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C₃ 10 5 1 15

Q1

Q2

Q3

11 14 2 CTR DIV 10

4510

(8) (1) (2) (4) 4

12 13 3

6 7 MR 9

U/D CE PL CP P0

P1

P2

P3

3D

TC

Q0

M1

CT=0

G2

C 1,2 +/ C 1,2

C₃ 10 5 1 15

Q1

Q2

Q3

11 14 2 CTR DIV 10

4510

Unité Dizaine

(11)

b- Réaliser un compteur qui compte de 2 à 200 avec les CI 74193 .Prévoir une entrée d’initialisation à 2 (cascade asynchrone)

c- Réaliser un décompteur modulo 60 avec les CI 74193 .Prévoir une entrée d’initialisation.(cascade asynchrone)

Exercice N°8 :

Compléter le schéma de câblage d’un compteur modulo 42 en utilisant 2 circuits 74190 (voir dossier technique) montés en cascade asynchrone et des portes NAND. Prévoir un bouton « Raz ».

^D/U

LOAD CLK

5D

RCO

QA 1,2- / 1,3+

C5

CTR DIV 10

[1]

[2]

[4]

[8]

QC

QD

MAX/MIN

6,1,4

A B C D CTEN

G4 M3 [UP]

M2 [DOWN] 2(CT=0)Z6 3(CT=9)Z6 G1

QB

D/U

LOAD CLK

5D

RCO

QA 1,2- / 1,3+

C5

CTR DIV 10

[1]

[2]

[4]

[8]

QC

QD

MAX/MIN

6,1,4

A B C D CTEN

G4 M3 [UP]

M2 [DOWN] 2(CT=0)Z6 3(CT=9)Z6 G1

QB

Circuit

I

Circuit

II

Circuit

I

^Circuit

II

Circuit

I

^Circuit

II

(12)

Exercice N°9 :

En se basant sur la notice technique du CI 74161 et le circuit 74162, compléter le tableau suivant : 1°)

Entrée CLR Entrée LOAD

Vraie au niveau bas ou haut

Asynchrone ou synchrone

Vraie au niveau bas ou haut

Asynchrone ou synchrone

74161 74162

2°) Réaliser un compteur modulo 8 avec le circuit intégré 74161 proposer deux méthodes

1^ére méthode

2^éme méthode

74LS161A

1,5D CT = 0

CTRDIV 16

M1 M2 G3

3CT = 15

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10) CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

74LS161A

1,5D CT = 0

CTRDIV 16

M1 M2 G3

3CT = 15

A (3) B (4) C (5) D (6)

(14) QA

(13) QB

(12) QC

(11) QD

(15) RCO CLR (1)

LOAD (9) ENT (10) CLK (2) G4 ENP (7)

C5/2,3,4+

[1]

[2]

[4]

[8]

(13)

9 10

CTR DIV 10/16

5 1 15

4 12 13 3

6 11 14 2 (1) (2) (3) (4) 4029 7

4 A1 Q1 6

12 A2

Q2 11

13 A3 Q3 14

3 A4

Q4 2

15 CLK

5 CI CO 7

10 U/D 1 PE 9 MR

U1

4510

4 A1 Q1 6

12 A2 Q2 11

13 A3 Q3 14

3 A4 Q4 2

15 CLK

5 CI CO 7

10 U/D 1 PE 9 MR

U2

4510

10 A1 S1 9

8 A2 S2 6

3 A3 S3 2

1 A4 S4 15

11 B1 7 B2 4 B3 16 B4

13 C0 C4 14

U3

7483 U1(CLK)

VCC

9 10

CTR DIV 10/16

5 1 15

4 12 13 3

6 11 14 2 (1) (2) (3) (4) 4029 7 VCC

Init R

VCC

Init R

Exercice N°10 : En se référant au dossier technique du Circuit intégré 4029 ,

1°) Compléter le circuit de câblage pour avoir un compteur binaire modulo 13 de cycle : 1-2-3-4-5-6-7-8-9-10-11-12-13

Avec un bouton d’initialisation

2°) Compléter le circuit suivant pour avoir un décompteur binaire de cycle 12-11-10-9-8-7-6-5-4-3-2-1-0 avec un bouton d’initialisation

Exercice N°11 :

Le circuit suivant est réalisé avec les CI 4510 et le CI 7483 (voir dossier technique). Quel est le comptage réalisé par les circuits U1 et U2 ?

 Comptage réalisé par U1 ………..

 Comptage réalisé par U2 ………..

(14)

Exercice N°12 :

Compteur binaire asynchrone 4 bits 7492 7493 74293 Compteur binaire asynchrone 4 bits 7493 - 74293

Compteur binaire asynchrone 4 bits 7493 - 74293

7493

74293

Compteur binaire asynchrone 4 bits 7492

Compteur asynchrone 4 bits 7490 - 74290

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1

1 1 0 X 0 0 0 0

1 1 X 0 0 0 0 0

X X 1 1 1 0 0 1

X 0 X 0

0 X 0 X

0 X X 0

X 0 0 X

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 1 0 0 0

6 1 0 0 1

7 1 0 1 0

8 1 0 1 1

9 1 1 0 0

Compteur

décompteur binaire synchrone 4 bits avec 2 horloges et RAZ

Compteur

décompteur BCD synchrone 74190

Compteur

décompteur BCD

Compteur

décompteur binaire synchrone 4 bits Programmable 74169

Remarque

Le fonctionnement de la remise à zéro peut être aussi quelque fois synchrone.

de faire un chargement sur

est active.

X : Etat indifférent H : 1 logique L : 0 logique

BIN : Mode de comptage binaire

DEC : Mode de comptage décimal

a - 1

solution

CLKA:

b - 2

solution

:

7493

7493

0-1-2-3-4-8-9-0

 1

I

II

I

II

I

II

Entrée CLR Entrée LOAD

74161 74162

En se référant au dossier technique du CI 74190 et pour D C B A = 0 0 1 1 Compléter les chronogrammes suivants :

D / U

Q

Clk 0 1

Q

Q

Q

0 1

0 1

0 1

0 1

0 1

0 1 LOAD

0 CTEN 1