Denis Rabasté Programmation des CPLD et FPGA en VHDL avec Quartus II 1/5 La carte DE2 (Develoment and Education Board), construite autour d’un FPGA Altera Cyclone II 2C35, permet de nombreuses applications, grâce aux circuits annexes implantés (mémoires, afficheurs, CODEC, décodeur vidéo, ports Ethernet, USB etc…) :
De nombreux connecteurs permettent l’interfaçage avec l’extérieur :
Denis Rabasté Programmation des CPLD et FPGA en VHDL avec Quartus II 2/5 On trouvera toutes les informations détaillées au sein du fichier « DE2_UserManuel.pdf » dans le CDROM fourni avec la carte (répertoire DE2_user_manual) ainsi que les schémas d’implantations et la documentation de tous les circuits utilisés.
1 Connectique et configuration
1.1 Alimentation et connexion de la carte
La carte DE2 s’alimente par le connecteur du coin supérieur gauche, par une source continue de 9 V 1,3 A, polarité positive au centre du connecteur.
Il faut ensuite appuyer sur le bouton rouge marche / arrêt (coin supérieur gauche) ; lors de la première mise sous tension, le programme implanté par défaut sur la carte (dans l’EEPROM de programmation du FPGA) fait clignoter les DELs, compter les afficheurs 7 segments et affiche un message de bienvenue sur l’afficheur LCD.
La configuration (pour un FPGA en technologie SRAM, on préfère le terme configuration à programmation) se fera grâce au logiciel Quartus, la carte devant être relié par un câble USB (connecteur USB blaster en haut à gauche, juste à côté du connecteur d’alimentation) à l’ordinateur PC.
1.2 Configuration de Quartus
Ouvrir Quartus et lancer le programmateur puis cliquer sur « Hardware Setup…. »
Sélectionner « USB Blaster [USB-0] » dans « Curently selected hardware » et fermer la fenêtre par
« Close » (le câble USB doit être connecté et la carte sous tension):
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1.3 Choix du mode de configuration
Le FPGA étant réalisé en technologie SRAM, les données programmées disparaissent à chaque coupure d’alimentation ; une mémoire série EEPROM EPCS16 est implantée sur la carte DE2 afin de garder le programme. Deux modes de configuration sont alors possibles à partir de Quartus.
1.3.1 Configuration du FPGA en mode JTAG
On configure directement le FPGA sans tenir compte de l’EEPROM, les données étant alors perdues à chaque coupure d’alimentation :
Pour ce mode :
- mettre la carte sous tension, la relier au PC par le câble USB via le port « USB blaster » ; - placer le commutateur RUN/PROG (bord gauche de la carte) en position RUN ;
- configurer Quartus en sélectionnant dans le programmateur le logiciel « .sof » souhaité et en vérifiant que le mode « JTAG » est bien celui choisi ;
- cliquer sur « Start », le FPGA est configuré.
1.3.2 Configuration de l’EEPROM en mode AS (Active Serial Programming)
On envoie la configuration dans la mémoire EEPROM, elle sera transférée dans le FPGA à la nouvelle mise sous tension :
Pour ce mode :
Denis Rabasté Programmation des CPLD et FPGA en VHDL avec Quartus II 4/5 - mettre la carte sous tension, la relier au PC par le câble USB via le port « USB blaster » ; - placer le commutateur RUN/PROG (bord gauche de la carte) en position PROG ;
- configurer Quartus en sélectionnant dans le programmateur le logiciel « .pof » souhaité et en vérifiant que le mode « Active Serial Programming » est bien celui choisi ;
- cliquer sur « Start », la mémoire est programmée ;
- pour configurer le FPGA (c’est à dire ici transférer les données depuis la mémoire EEPROM vers le FPGA), mettre le commutateur en position RUN puis éteindre et allumer l’alimentation de la carte (bouton ON/OFF).
2 Le panneau de configuration
Afin de se familiariser avec les possibilités de la carte DE2, le logiciel « DE2_control_panel.exe » fourni sur le CDROM (répertoire DE2_control_panel) permet d’ouvrir une interface sur le PC permettant de contrôler les éléments actifs de la carte depuis l’ordinateur. Pour cela :
- configurer le FPGA avec le fichier DE2_API_USB.sof se trouvant sur le CDROM (répertoire DE2_control_panel) ;
- ouvrir « DE2_control_panel.exe » sur le PC ; - ouvrir le port USB 0 :
L’interface permet alors, suivant l’onglet sélectionné : - d’allumer une ou plusieurs DEL ;
- d’écrire sur l’afficheur LCD ;
- d’écrire sur les afficheurs 7 segments ; - d’écrire et de lire les différentes mémoires ;
- d’afficher sur un écran VGA relié à la carte des images stockées en SRAM.
On trouvera également sur le CDROM un utilitaire ImgConv.exe (répertoire DE2_control_panel) destiné à convertir les images au format nécessaire à l’affichage VGA.
3 Les horloges
Le FPGA reçoit trois signaux d’horloge :
- une horloge à 50 MHz sur la borne PIN_N2 ;
- une horloge externe sur la borne PIN_P26 à envoyer sur le connecteur SMA (coin inférieur droit de la carte) ;
Denis Rabasté Programmation des CPLD et FPGA en VHDL avec Quartus II 5/5 - une horloge à 27 MHz, via le décodeur vidéo, sur la borne PIN_D13. Pour que cette horloge arrive au FPGA, il est impératif que la borne RESET du décodeur vidéo, reliée à la borne PIN_C4 du FPGA, soit au niveau logique 1. Cette dernière peut être activée au NL1 au moment de l’affectation des broches sous Quartus ; pour cela, sélectionner la broche et accéder au sous menu « Reserve » dans le menu contextuel (clic droit) :
4 Implantation d’un projet
Reprendre le projet du chronomètre mis au point pour se familiariser avec Quartus et l’implanter au sein de la carte DE2 afin de réaliser un comptage sur les deux afficheurs à gauche de la carte et d’allumer la DEL LEDR[17] au rythme des secondes.
