Des substrats présentant une forte contrainte mécanique en tension ont été développés depuis quelques années dans le but d’améliorer les performances des transistors nMOS [Ghyselen ’04]. Ce sont des substrats de silicium sur isolant appelés sSOI (pour Strained Silicon On Insulator). L’utilisation de substrats sSOI permet d’obtenir un gain d’environ 35 % sur le courant ISAT des nMOS, tout en ayant une faible influence sur les performances des pMOS [Yin ’06] [Andrieu ’07] [Mazurier ’10]. Ce gain peut d’ailleurs atteindre 100 % dans le cas des transistors à canaux étroits (ISAT=1200µA/µm pour IOFF=10nA/µm et VDD=0.9V) comme le montre la Figure 27 (a). Ceci peut s’expliquer par une transformation de la contrainte biaxiale tensile en une contrainte uniaxiale longitudinale dans le sens de la longueur de grille, très favorable aux nMOS d’après les valeurs des coefficients piézorésistifs [Dorda ’71]. Cependant, cette contrainte entraîne une diminution de la tension de seuil des nMOS. Ceci est dû à une levée de la dégénérescence des vallées Ʃ2 de la bande de conduction et à la dégénérescence entre les bandes des trous lourds et des trous légers. La diminution, d’une part, de la masse effective de conduction des électrons et, d’autre part, des interactions avec les phonons inter-vallées dans la bande de conduction permet aussi un gain sur la mobilité des porteurs majoritaires [Fischetti ’02] [Gallon ’06]. Une réduction de la tension VTn d’environ 120mV est observée sur les dispositifs à canal long, alors que VTp reste sensiblement le même.
La Figure 27 (b) montre que la variabilité locale de la tension de seuil n’est pas dégradée par l’utilisation des substrats sSOI (AƩVT=1.15mV.µm). Ceci indique que les variations locales de contraintes ont une influence négligeable sur la variabilité locale de la tension de seuil.
ͷͷ -11 -10 -9 -8 -7 -6 0 250 500 750 1000 1250 IOF F (A /µ m ) ISAT(µA/µm) +100% Ouvert : W=80nm sSOI +35% Fermé : W=0.5µm SOI a) |VD|=0.9V 0 5 10 15 20 25 0 5 10 15 20 1/(L.W)1/2(µm-1) nMOS E c a rt t y p e ıǻV T (m V ) AǻVT=1.15mV.µm VD=50mV sSOI SOI (µm-1) b)
Figure 27 : (a) Caractéristique ISAT (IOFF) présentant le gain en performance obtenu grâce au sSOI par rapport au SOI et (b) comparatif du mismatch entre sSOI et SOI [Mazurier ’10]
2.5. Conclusion
L’ajustement du VT des transistors est un paramètre crucial dans le développement d’une plateforme technologique. Or, il n’est pas envisagé de doper le canal des dispositifs FDSOI afin de conserver le bon appariement. D’autres solutions sont par conséquent indispensables.
Le BP implanté sous l’oxyde enterré mince (inférieur à 50nm) peut être utilisé comme une seconde grille. En appliquant une polarisation sur celui-ci, la tension de seuil des transistors peut être ajustée très précisément. La variabilité stochastique du VT n’est pas impactée par les fluctuations d’épaisseur du BOX (ıTBOX) et du dopage des BP (ıNBP). L’utilisation d’une polarisation VB comprise entre –VDD et +VDD n’induit pas de dégradation significative des écarts types, quel que soit le type de transistor (nMOS ou pMOS) et de plan de masse utilisé (BP-n ou BP-p).
Le métal de grille peut également être modifié afin de rechercher des travaux de sorties plus ou moins éloignés du mid-gap. Différentes solutions sont possibles, comme par exemple l’ajustement de l’épaisseur du TiN [Fenouillet ’09b], le remplacement de ce matériau par une combinaison de couches de TaAlN et de TaN [Weber ’10] ou par l’introduction d’une couche d’Al2O3. En revanche, nous avons vu expérimentalement que la modification de l’empilement de grille joue au premier ordre sur le désappariement de la tension de seuil. Il est donc indispensable de s’assurer que celui-ci n’a pas une influence préjudiciable sur la variabilité des dispositifs.
Finalement, les substrats sSOI fortement contraints en tension dans les directions longitudinale et transverse permettent non seulement d’améliorer les performances ISAT/IOFF des transistors nMOS (par rapport aux mêmes dispositifs réalisés sur un substrat SOI), mais également de réduire la tension de seuil VTn d’environ 120mV. La variabilité stochastique du VT est quant à elle maintenue à 1.15mV.µm.
Suite aux modulations de VT et de ıƩVT que nous avons observées dans ce chapitre sur différentes variables technologiques, l’objet du chapitre suivant va être d’analyser leurs impacts sur la variabilité des caractéristiques électriques de cellules SRAM-6T.
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2.6. Références bibliographiques
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Chapitre 3
Etude de la variabilité des caractéristiques
électriques SNM et WM de cellules
mémoires SRAM en technologie FDSOI
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3.1. Introduction
La variabilité des caractéristiques électriques des transistors MOS a une influence notable sur le rendement et donc sur la tension minimale d’alimentation des cellules mémoires SRAM. Ceci est un problème majeur car cette limitation en termes de VDD_MIN se répercute sur la puissance consommée du circuit et, de manière plus générale, sur celui de la puce électronique.
Ce chapitre a pour objectif d’étudier les corrélations existantes entre la variabilité des caractéristiques électriques des transistors et celles des SRAM-6T réalisées en technologie FDSOI. Pour cela, plusieurs types de dispositifs ayant différentes tensions de seuils et différents écarts types ıƩVT ont été sélectionnés. Un modèle analytique de variabilité développé durant la thèse sera utilisé afin de déterminer quel type de transistor présent dans ces cellules mémoires est le plus critique pour la variabilité de la stabilité en lecture. Finalement, nous verrons grâce à un modèle compact que la prise en compte de la variabilité de la tension de seuil est suffisante pour donner une assez bonne estimation de ıSNM en technologie FDSOI.