Cette expérimentation a pour but de faire apparaître des défauts de vieillissement, or ces dé- fauts surviennent au bout de plusieurs années, dans des conditions normales de fonctionnement. Le but des tests accélérés est de modifier les conditions de fonctionnement afin d’accélérer l’ap- parition de ces défauts.
Cette partie, débute par un bref rappel sur les mécanismes de dégradation des circuits intégrés et leurs rapports avec la température. Nous verrons ensuite le principe des tests accélérés utilisés dans l’industrie. Cela permettra de définir le type de test accéléré à utiliser dans notre plateforme expérimentale. Au terme de cette partie, nous montrerons que la température est un vecteur de stress nécessaire et suffisant pour notre étude. Cependant, pour une caractérisation plus précise des fautes, ce seul stress ne serait pas suffisant.
Accélération du vieillissement
Le paragraphe 1.2.3 (page 20) décrit les principaux mécanismes de défaillance en jeu dans le vieillissement des circuits électroniques actuels. On peut citer les phénomènes d’Électromigration et de Metal Stress Voiding qui sont les principaux acteurs de la dégradation des lignes de métal, ainsi que les phénomènes de Time Dependent Dielectric Breakdown, de Hot Carrier Injection et de Negative Bias Temperature Instability, qui eux dégradent l’oxyde de grille des transistors.
Tout ces phénomènes possèdent une grande dépendance à la température ou à la tension (voir tableau 1.2 page 26). Ainsi l’augmentation de la température et/ou de la tension permet d’accélérer l’apparition des défauts de vieillissement. Cette caractéristique est utilisée par les méthodes de tests accélérés, pour faire vieillir artificiellement des lots de circuits intégrés dans l’industrie.
Tests accélérés industriels
Dans l’industrie les tests accélérés sont utilisés pour qualifier des lots et écarter les com- posants défectueux et fragiles. Parmi les tests les plus utilisés on trouve : Temperature Humidity (TH), Autoclave test, Temperature Cycling (TC), High Accelerated Temperature and Humidity Stress Test (HAST), High-Temperature Storage Life (HTSL), et Hot Temperature Operating Life (HTOL) [24, 27, 30–34]. Chacun de ces tests vise un ou plusieurs défauts spécifiques et cor- respond à un protocole particulier. Par exemple, le test HAST vise les défauts de corrosion en appliquant une température de 130°C et un taux d’humidité de 85% pendant 96 heures [27].
Les tests sont effectués sur une grande population de composants et permettent d’obtenir un taux de défaillance1pour le lot testé, la technologie et le type de test appliqué (ou le mécanisme
de défaillance). Ce taux de défaillance s’exprime en FIT2 et est calculé à partir de modèles
statistiques. L’objectif est d’extrapoler le temps de défaillance, obtenu avec les tests accélérés, à celui qui correspondrait à des conditions normales de fonctionnement.
Ces données permettent aux fabricants, par exemple, de donner à leurs clients des données indicatives de durées de vie dans différentes conditions. Par exemple, Xilinx publie un document fiabilité [35] répertoriant les données de ces différents tests pour ses différents FPGA et ses dif- férentes technologies. On y apprend par exemple, que pour les FPGA de type XC5VxXxxx, le ré- sultat du test HTOL3indique un taux d’erreur de 6 FIT à température ambiante. Cela représente
six composants défaillants parmi une population d’un million et après une durée de fonction- nement de mille heures.
Définition des conditions de tests accélérés
Les tests précédents sont réalisés sur des lots de composants importants et permettent d’obtenir des statistiques précises pour des mécanismes de défaillance spécifique. Dans notre cas, le but n’est pas de qualifier des composants spécifiques ou d’établir des durées de vie. Le but est de faire vieillir suffisamment les composants afin d’activer des défauts de vieillissement et ainsi pouvoir provoquer des erreurs intermittentes. Ainsi, il n’est pas nécessaire, dans notre cas, de se référer à un protocole de vieillissement industriel en particulier. Ainsi, nous pouvons réaliser notre étude sur des lots de tailles plus faibles mais sur une durée plus importante.
On sait que la température est un bon vecteur de vieillissement et que les principaux mé- canismes de défaillance affectant les composants actuels sont l’Électromigration (EM), le Time Dependent Dielectric Breakdown (TDDB), le Hot Carrier Injection (HCI) et le Negative Bias Temperature Instability(NBTI). Ainsi, en se référant aux standards définis par le JEDEC4[27],
il est possible de connaitre les conditions de stress relatifs à ces mécanismes de défaillance.
1. Failure rate en anglais
2. Failure In Time : nombre de défaillances par 109heures
3. Test réalisé sur 548 composants, à une température égale à 125°C, en fonctionnement, pour une tension d’ali- mentation VDDmaximale et sur une durée équivalente de 2 092 148 heures.)
4. Joint Electron Devices Engineering Council (JEDEC) est une organisation développant des standards pour les semi-conducteurs
Le tableau 2.1 présente les conditions de stress en température et en tension pour les mé- canismes de défaillance précédents. Mis à part le HCI, ces mécanismes sont accélérés avec une température supérieure à 150°C. Certains nécessitent une modification des tensions. Cependant, comme nous le verrons dans la suite de ce chapitre, nous ne pouvons pas modifier indépendam- ment VGSet VDDmax.
Le protocole de test accéléré utilisé dans nos expériences sera un stress constant en tempéra- ture. Pour éviter une défaillance trop rapide de nos composants, la température sera progressive- ment augmentée de 150°C à 200°C .
Mécanisme de défaillance Température (°C) Tension
EM 150-250 nominale
TDDB 25-200 VGS> VDDmax
NBTI >125 VGS> VDDmax
HCI 25-30 augmentation de VDS
TABLE2.1 :Conditions de stress standards pour la mise en évidence des phénomènes d’Électromigration (EM), de Time Dependent Dielectric Breakdown (TDDB), de Hot Carrier Injection (HCI) et de Negative Bias Temperature Instability (NBTI). [27]