Techniques de durcissement

Plusieurs approches ont été proposées dans la littérature pour mener à terme le dur- cissement sélectif. Par la suite nous étudions les travaux principaux concernant ce sujet.

Le travail de Mohanram et Touba [100] propose un classement des noeuds du circuit selon leur criticité, qui est calculée à partir de trois paramètres :

1. La probabilité que la valeur d'une sortie dépende de l'état d'un noeud

2. Le taux avec lequel est généré un SEU de puissance susante pour être propagé jusqu'aux sorties

3. La probabilité que le SEU soit capturé par une des latches en sortie.

Ces travaux concernent seulement la triplication de la logique séquentielle et des mémoires, sans prendre en compte l'eet de la logique combinatoire.

Dans [101] est décrite une méthodologie pour rendre robustes aux radiations les cellules de mémorisation insérées dans des FPGAs. Cela se fait à partir d'un classement réalisé se- lon la sensibilité du système à une éventuelle faute dans ces cellules. Pour ce classement, les auteurs prennent en compte la classication des fautes selon leur eet sur le système : per- sistant ou non-persistant. Les cellules les plus enclines à provoquer des fautes persistantes sont davantage robustiées.

La méthode proposée dans [102] tient compte des fautes dans la logique. Le classement des portes et des entrées est eectué selon la probabilité de propagation d'une éventuelle faute ayant lieu sur chacune de ces portes et entrées. Deux heuristiques pour calculer les probabilités des signaux sont proposées. Pour la première, exacte, aucune estimation de la complexité est faite, mais les auteurs arment qu'elle est dicilement applicable à des circuits de grande taille. Quant à la deuxième heuristique, non exacte, les auteurs arment qu'elle conduit à une erreur de 34% pour le pire cas lors de son application sur un circuit de 2 entrées et 7 portes. Cela laisse supposer que l'erreur peut être importante pour des circuits de taille plus importante.

L'approche décrite dans [103] fait suite aux travaux de Asadi [79]. La méthodologie est basée sur un classement des portes à partir de leur EPP. Comme il a été énoncé dans le chapitre 2, l'approche EPP n'est pas exacte, ce qui peut provoquer un durcissement non-optimal. Ceci parce que le classement des portes réalisé à partir de résultats inexacts pourrait amener à durcir davantage des portes qui ont été jugées critiques de manière erronée.

Une approche basée sur le classement des portes logiques selon leur contribution au SER est proposée dans [104]. Pour chaque porte, les auteurs calculent un facteur qui tient compte de la probabilité qu'un SET soit généré dans cette porte. Ce facteur est une fonction des caractéristiques physiques de la porte et de la distribution de probabilité de ses entrées. Cette probabilité est pondérée par le facteur de masquage logique et électrique

correspondant à une faute dans cette porte. Pour calculer la distribution de probabilité d'entrée des portes et les probabilités des signaux permettant d'obtenir le taux de masquage logique, les auteurs proposent l'utilisation d'une méthode dite de forward et backward traversing, dont ils ne présentent pas d'estimation de sa complexité ni sa précision.

Polian et al. [105] présentent une méthode de calcul de la contribution de chaque noeud au SER total tenant compte des eets de masquage logique. La méthode utilisée pour calculer les probabilités des signaux a une complexité linéaire avec la taille du circuit mais ne prend pas en compte les corrélations.

Un classement des noeuds selon leur contribution au SER total du circuit est éga- lement proposé dans [106]. Pour ce faire, les auteurs prennent en compte les eets de masquage électrique, temporel et logique. Pour mesurer le masquage logique ils utilisent le concept d'observabilité, qui est inversement proportionnel au facteur de masquage lo- gique de chaque noeud. L'algorithme permettant de calculer les probabilités des signaux an d'obtenir l'observabilité calcule la borne supérieure de l'observabilité dans le cas de signaux reconvergents, ce qui peut conduire à un mauvais classement des noeuds.

Le travail de Marques et al. [107] propose une approche permettant d'améliorer la a- bilité d'un système en respectant un budget (consommation, surface, abilité, etc.) donné. Cette approche prend en compte le masquage logique des fautes. La procédure utilisée par cette méthodologie utilise deux étapes :

1. Construction d'une libraire d'architectures candidates.

2. Evaluation des candidates et choix d'une architecture.

Dans le premier pas, les architectures candidates sont construites de manière à respec- ter le budget en termes de consommation et surface. Aussi, pour qu'une architecture soit candidate, sa abilité doit être supérieure à celle du circuit original. Dans le deuxième pas, les architectures sont ordonnées suivant une métrique de qualité dénie par le concep- teur, et l'architecture choisie pour l'implémentation est la première à atteindre le niveau de abilité spécié dans le budget. Cette approche fournit un résultat optimal pour le rapport coût/abilité de l'architecture choisie. Cependant, la construction de toutes les architectures candidates possibles ainsi que l'évaluation de leur abilité (réalisée avec la méthode SPRMP) a une grande complexité algorithmique. Cette méthodologie se base sur une approche réalisée par force brute.

Le travail de Naviner et al. [108] propose une méthode pour choisir les éléments à durcir davantage pour un circuit de logique combinatoire. Les auteurs proposent deux critères pour établir le choix :

1. Sensibilité : il s'agit d'une mesure permettant d'évaluer l'impact d'une éventuelle perte de abilité d'un élément sur la abilité de la totalité du circuit. Plus l'impact est important, plus l'élément est sensible.

2. Eligibilité : cette mesure donne l'ordre dans lequel les diérents éléments doivent être durcis de manière à obtenir un gain maximal de abilité pour la totalité du circuit.

Les résultats fournis par cette approche sont optimaux. La méthode utilisée pour l'éva- luation de la abilité est le PBR [74] (c.f. chapitre 2), en faisant l'hypothèse que seules des fautes simples peuvent avoir lieu. Lors de l'analyse d'un circuit de taille importante, le nombre d'états du système à simuler ainsi que le nombre de fautes à injecter par l'ap- proche PBR grandissent exponentiellement, ce qui peut restreindre le nombre de circuits traitables par cette approche.

Une alternative au durcissement sélectif est la tolérance sélective aux fautes, consistant en la protection du circuit à d'éventuelles fautes ayant lieu dans des signaux spéciques, préalablement considerés comme critiques [109]. Ce type d'analyse est plutôt lié à la a- bilité fonctionnelle et non à la abilité du signal. Aucune information sur la complexité algorithmique de l'approche proposée n'est donnée dans ce travail.

Commentaires

Pareillement aux approches analytiques d'estimation de la abilité, les techniques d'ana- lyse de la sensibilité et criticité des noeuds du circuit sourent des mêmes limitations :

1. Complexité algorithmique : [107,108]

2. Imprécisions : [102,103,104,105]

Logiquement, cette conclusion est triviale car les méthodes d'analyse de la sensbilité sont basées sur les méthodes d'analyse de la abilité. Par conséquent, la faisablité de ce type d'analyse repose principalement sur la faisabilité de la méthode analytique prise comme base de l'analyse.