Taxonomie de Duncan

La taxonomie de DuncanDun90 _{est plus récente (1990) que celle de Flynn (1966). Elle était conçue}

principalement pour surpasser le manque de précision de la taxonomie de Flynn et ainsi pouvoir distin- guer certains types d’architectures très proches dans leur fonctionnement.

La taxonomie de Duncan est basée sur la taxonomie de Flynn et reprend sa terminologie en incorpo- rant les classes SIMD et MIMD dans un système plus discriminatoire et hiérarchisé. De plus, elle exclut les classes qui, selon Duncan, ne décrivent que les mécanismes parallèles de bas niveau. Ces mécanismes sont courants dans les structures des architectures contemporaines mais nous ne pouvons pas les classer rigoureusement comme parallèles car si tel était le cas, la plupart des ordinateurs modernes appartien-

draient aux architectures parallèles. Cette exclusion se présente par la non incorporation des classes SISD et MISD et par l’exclusion explicite des architectures ayant un pipeline au niveau des instructions.

En revanche, elle inclut les architectures vers lesquelles se porte notre attention. Il s’agit des archi- tectures vectorielles, systoliques, des architectures array à vague et des architectures à flux de données. La figure 3.3 présente les catégories de cette taxonomie comme un arbre hiérarchisé.

Architectures

synchrones MIMD du paradigme MIMD

Vectorielles SIMD Systoliques avec la mémoire distribuée avec la mémoire partagée Array des processeurs Mémoire associative

MIMD/SIMD À flux de données À réduction À vague

FIG. 3.3 : La taxonomie de Duncan

3.1.2.1 Architectures vectorielles

Les architectures de ce type sont caractérisées par plusieurs unités du calcul qui peuvent être chaînées et constituer ainsi un pipeline vectoriel. Leur grande différence par rapport aux architectures SIMD est le fait qu’elles sont conçues explicitement pour le calcul vectoriel et implémentent les fonctions spécifiques de ce calcul. Pour démontrer cette différence, nous pouvons citer l’exemple des instructions opérant entre les éléments d’un vecteur telles que la somme des éléments et qui ne sont pas en cohérence avec le modèle SIMD qui utilise l’application d’une seule et même instruction sur plusieurs unités et en principe indépendamment l’une de l’autre.

3.1.2.2 Architectures systoliques

Les architectures systoliques ont mérité également une place distincte dans la catégorie des archi- tectures synchrones. Elles se présentent par un certain nombre d’unités capables d’exécuter d’une façon synchrone soit une instruction, soit, et le plus souvent, une séquence ou un programme. La présence d’un réseau d’interconnexions dont la topologie est prédéfinie par le type de calcul et la présence du phénomène de pulsation ou de pompage lors du transfert des données d’une unité du calcul à l’autre sont d’autres caractéristiques propres aux architectures systoliques.

Les architectures de ce type gagnent leur performance en éliminant les goulots d’étranglement issus de l’accès aux données dans la mémoire. Plutôt qu’être écrits dans la mémoire principale, les résultats du calcul issus de chaque unité exécutive sont stockés dans leurs registres internes et sont distribués, dans la phase suivante du calcul, via le réseau d’interconnexion directement vers les unités qui en auront besoin pour la poursuite du calcul.

Cette catégorie est très proche de la catégorie très générale MISD de la taxonomie de Flynn, cf. 3.1.1.3, page 33. Les architectures systoliques se spécifient, en contraste de MISD, par leur insistance sur l’exis- tence d’un réseau d’interconnexions complexes et sur la propagation des résultats à l’aide de ce dernier.

La structure systolique la plus souvent utilisée dans le traitement d’images est celle d’un array 2D des processeurs avec les interconnexions bidirectionnelles qui reflètent la définition du voisinage, cf. fig. 3.4(a). Nous pouvons en citer une réalisation intéressante destinée au traitement d’images qui intègre

une architecture systolique directement sur la puce du capteur CMOS et dont les éléments exécutifs sont dotés des fonctionnalités SIMDGCRW+₉₉

.

Mais ce n’est qu’une des possibilités, un autre exemple de la configuration systolique avec la topo- logie adaptée pour la multiplication des matrices 2x2Dun90_{est présenté sur la fig. 3.4(b) et un exemple}

trivial d’une architecture systolique est un pipeline linéaire travaillant d’une façon synchrone et constitué des blocs fonctionnels distincts, q.v. fig. 3.4(c).

E E E Mémoire E E E

(a)pour le traitement d’images, grille carrée, 4 voisins

E E

E E

Mémoire

(b)pour la multiplication des matrices 2x2

E E E

Mémoire

(c)pour le traitement en pipeline

FIG. 3.4 : Exemples des configurations et de la topologie d’interconnexions des architectures systoliques. Le

réseau d’interconnexions est décrit par les flèches épaisses, les entrées et les sorties vers la mémoire sont décrites par les flèches fines. Légende : E - élément du calcul

3.1.2.3 Architectures array à vague

Les architectures array qui n’utilisent pas en même temps tous les éléments pour le calcul et n’en stimulent qu’un certain nombre sont nommées architectures à vague. Comme c’était le cas pour les architectures systoliques desquelles elles sont très proches, les architectures à vague sont composées d’un certain nombre de processeurs et d’un réseau d’interconnexions. Mais elles diffèrent de ces dernières par la façon asynchrone de passage des données par le réseau d’interconnexions. La donnée résultante d’un élément du calcul est passée à travers le réseau seulement si son successeur est prêt pour travailler avec cette donnée et la demande. On distingue ainsi une communication entre les éléments, ce qui n’était pas le cas chez les architectures systoliques où seule la donnée était transférée à travers le réseau.

La figure 3.5 illustre le fonctionnement d’une architecture à vague sur trois itérations. Différentes unités du calcul sont activées dans chacune des étapes, la forme précise de cette activation dépend du calcul à effectuer. E1,1 E2,1 E1,2 E2,2 E1,3 E2,3 E1,4 E2,4 E3,1 E4,1 E3,2 E4,2 E3,3 E4,3 E3,4 E4,4

(a)itération no. 1

E1,1 E2,1 E1,2 E2,2 E1,3 E2,3 E1,4 E2,4 E3,1 E4,1 E3,2 E4,2 E3,3 E4,3 E3,4 E4,4 (b)itération no. 2 E1,1 E2,1 E1,2 E2,2 E1,3 E2,3 E1,4 E2,4 E3,1 E4,1 E3,2 E4,2 E3,3 E4,3 E3,4 E4,4 (c)itération no. 3

FIG. 3.5 : Exemple de fonctionnement d’une architecture à vague. Lors des trois itérations décrites, différents éléments (E) sont activés et effectuent le calcul. L’activation est illustrée par une bordure épaisse.

3.1.2.4 Architectures à flux de données

Les architectures à flux de données sont basées sur la perception des données en tant que flux et sur le passage des données d’une unité du calcul à l’autre. La caractéristique cruciale est la possibilité du lancement immédiat d’une instruction ou d’un programme dès que leurs opérandes sont disponibles. Il s’agit des architectures asynchrones dont la topologie du réseau d’interconnexions est dictée par le calcul à effectuer. Les unités exécutives sont spécialisées et ne s’occupent pas du va-et-vient des données pour le traitement car leur passage est déterminé à l’avance par le réseau d’interconnexions. La séquence d’exécution est basée sur les dépendances entre les unités. Exploitant cette dépendance, ces architectures peuvent implémenter tous les types du parallélisme, que ce soit au niveau des instructions, des routines ou des tâches. Création du marqueur Image d’entrée Masque de la zone d’intérêt dans l’image d’entrée Image filtrée Sur-nivellement Sous-nivellement Combinaison des nivellements Application du masque

FIG. 3.6 : Exemple d’un graphe d’exécution d’un algorithme de filtrage morphologique qui utilise les nivelle- ments. Les données transmises par le réseau d’interconnexions sont les images entières.

Nous présentons un exemple1_{d’un graphe d’exécution de l’algorithme de filtrage morphologique des}

images en utilisant les nivellements et le masque d’intérêt, q.v. fig. 3.6. Ce graphe décrit directement la structure d’une architecture à flux de données qui pourrait être envisagée pour ce traitement. Dans ce cas précis, les blocs exécutifs, représentés par les ellipses, sont des routines qui implémentent les opérations morphologiques et les données transmises le long des crêtes du graphe sont les images entières.