Structure épitaxiale, procédé technologique et propriétés de transport

Le dispositif HEMT présenté dans cette partie est basé sur une hétérostructure InAlN/GaN sur substrat SiC semi-isolant (figure 4.14) épitaxiée par croissance MOCVD dans le cadre d’une collaboration avec l’Université RWTH d’Aachen et l’entreprise AIXTRON d’Herzogenrath. La structure épitaxiale est constituée du séquentiel suivant : couche de nucléation AlN (0.13 µ m) / couche de transition AlxGa1-xN (210 nm) / buffer GaN (2 µm) / canal (300 nm) / couche d’exclusion AlN (1 nm) / barrière InAlN (4 nm) / passivation in situ SiN (2.8 nm). Dans la suite, la dénomination de cette structure sera « échantillon 2 ».

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La particularité de cet échantillon réside dans l’interruption de la croissance entre le buffer de GaN et la zone active. Des études préliminaires ont montré la présence de l’espèce Ga dans la barrière, introduit de façon non intentionnelle, réduisant ainsi la qualité structurale de la couche barrière. En particulier, dans le cas d’une passivation in situ de SiN, cela a un impact supplémentaire car générant la formation de liaison SiN:Ga ce qui altère fortement le rôle de la couche de passivation.

Le procédé technologique employé dans la fabrication des transistors HEMTs reste identique à celui présenté précédemment. La seule différence réside au niveau de la technologie de grille. En effet, la couche de passivation de SiN in situ a été utilisée en tant qu’isolant de grille. En d’autre termes, l’électrode de grille est déposée directement sur la couche de nitrure de silicium précédé d’une gravure douce afin d’éliminer les résidus de résine. L’avantage de ce procédé est de bénéficier d’une part de la qualité cristalline de la couche de SiN et d’autre part de la simplicité d’un point de vue technologique. L’utilisation de la lithographie électronique a ainsi permis d’obtenir des longueurs de grilles en Té allant de 60 nm jusque 250 nm.

Les motifs d’échelles TLM et de trèfles de Hall ont permis la caractérisation des propriétés de transport résumées dans le tableau 4.3 ci-dessous. Il apparait une densité surfacique d’électrons de l’ordre de 1.2 × 100 / associée à une résistance de canal de 515 Ω qui reste relativement élevée pour ce genre de structure. Enfin, il est à noter une mobilité de 1050 cm2/V.s et une résistance de contact de 0.42 Ω.mm.

Propriétés de transport

Densité surfacique d’électrons e_³ 100 / 1.2

Mobilité électronique 3 ⁄ . ° 1050

Résistance du canal Â_□ Ω 515

Résistance de contact  Ω. 0.42

Tableau 4.3 : Propriétés de transport relatives à l’échantillon 2

6.2 Caractérisation en régime statique

Le transistor à l’étude dans cette partie présente un développement total de 2 × 25μ µm, un espacement source-grille de 500 nm, un espacement source-drain de 1.5 µm et une longueur de grille de 150 nm. La caractéristique statique ID(VDS) de ce transistor est représentée sur la figure 4.15 (a).

(a) (b)

Figure 4.15 : Caractéristique ID(VDS) (a) et caractéristique de transfert (b)du transistor de topologie

2 × 25 × 0.150 3

Ce composant délivre une densité de courant maximale mesurée à VGS = 2V de l’ordre de 950 mA/mm. Cette valeur demeure être relativement inférieure aux densités de courant reportées dans la littérature pour ce type d’hétérostructure (~ 2 A/mm) [15]. Cette différence peut s’expliquer par la présence d’états de surface fortement actifs bien que la surface soit protégée par une passivation in situ de SiN et la faible mobilité. Le choix de cette topologie est justifié par le fait qu’il n’est pas forcément nécessaire de réaliser de très faibles longueurs de grilles (LG < 50 nm) pour des applications de puissance à 40 GHz, cela conduisant entre autres aux phénomènes de canal court. Par ailleurs, la réduction de l’espacement source-drain engendre la diminution de la tension de claquage du transistor. Par conséquent, la topologie étudiée est un compromis entre la maximisation des fréquences de coupure et de la densité de puissance maximale délivrable par le transistor.

La figure 4.15 (b) représente l’évolution de la transconductance ainsi que du courant de drain en fonction de la tension de grille à VDS = 4V. Il est à noter une transconductance maximale extrinsèque Ó_{Á,Á–',i'h} de 260 mS/mm au point de polarisation _•Y = −2.2 ; _½Y = 4 . La résistance de source RS calculée à partir des données

technologiques est de 6.8 Ω et permet par conséquent d’évaluer une transconductance maximale intrinsèque Ó_{Á,Á–',#gh} de l’ordre de 285 mS/mm. La tension de pincement Vp, quant

à elle, vaut -3.2 V au point de polarisation considéré.

La figure 4.16 décrit les allures simultanées du courant de drain et du courant de grille en coordonnées logarithmiques en fonction de la tension appliquée sur la grille.

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Figure 4.16 : Variations du courant de drain et du courant de grille en

fonction de VGS

Le rapport z_}•/z_}¸¸ discuté précédemment apparait comme un indicateur des performances d’un dispositif. . En particulier, il fait office de facteur de mérite pour évaluer les courants de fuite du transistor et la vitesse d’établissement du régime de saturation qui est liée notamment à la qualité des résistances d’accès. Dans notre cas, il vient ainsi un rapport z}•/z}¸¸ de l’ordre de 10ó. D’autre part, la valeur de la pente sous le seuil de 700 mV/dec démontre la présence non négligeable d’effets de canal court. Cette dernière étant nettement supérieure à la valeur théorique de 60 mV/dec à température ambiante. Afin d’avoir toutes les informations nécessaires sur le courant de grille, le tracé de la caractéristique IG(VGS) en régime direct est présenté sur la figure 4.17.

Figure 4.17 : Caractéristique de la grille en direct

Ceci permet d’avoir un aperçu de la tension de grille maximale applicable en régime direct afin de ne pas dégrader l’électrode de grille. Pour rappel, dans le cas de cet échantillon, la technologie employée consiste non pas en un contact métal-semiconducteur classique

(contact Schottky) mais en un contact métal sur isolant (MISHEMT), à savoir le SiN in situ. Cette caractéristique est sensiblement observable sur le courant de grille car la tension de seuil (VB = 2.5 V) de la diode est bien supérieure à celle d’un contact Schottky standard. Par ailleurs, la valeur du courant de grille maximale en direct est de l’ordre de 2.15 × 10/W v à VGS = 4 V ce qui reste encore une fois inférieur aux niveaux de courants observés sur des contacts Schottky standard et confirme le rôle de la couche de passivation SiN sous la grille.

6.3 Caractérisation en régime impulsionnel

La figure 4.18 représente la caractéristique ID(VDS) en régime impulsionnel pour les points de polarisation suivants : _•Y4 = 0 ; _½Y4= 0 correspondant au point de repos,

•Y4= −6 ; ½Y4 = 0 en condition de gate-lag et •Y4= −6 ; ½Y4= 25 en

condition de drain-lag.

Figure 4.18 : Caractéristique ID(VDS) en régime pulsé pour le transistor de topologie

2 × 25 × 0.150 3

Les chutes de courant déterminées en condition de gate lag et de drain lag aux points de polarisations considérés sont respectivement de l’ordre de 8% et 15% évaluées à la tension de coude Vknee = 5V et VGS = 2 V et par comparaison avec le point de polarisation au repos _•Y4= 0 ; _½Y4= 0 . Comme souligné précédemment, cette dégradation est principalement due à l’activation des pièges situés en surface ainsi que dans le buffer de GaN. Néanmoins, ces valeurs restent assez raisonnables compte tenu de la tension élevée de 25 V appliquée sur le drain. Ces valeurs sont aussi justifiées par l’utilisation au sein de l’hétérostructure de la passivation in situ de SiN. Celle-ci a un impact substantiel sur l’inhibition des états de surface ce qui est par ailleurs confirmé par les faibles taux de lag mesurés. De plus, les points de polarisation de la caractéristique pulsée ont été choisis

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judicieusement en vue d’anticiper les mesures de puissance. En particulier, le réseau pulsé en condition de drain-lag est sensiblement le même que celui en condition de fonctionnement. Selon l’équation 4.35, il est alors possible d’évaluer la puissance maximale que peut délivrer le transistor en fonctionnement classe A correspondant à celle permettant l’excursion maximale en tension ainsi qu’en courant. Il vient ainsi une puissance maximale de sortie estimée du transistor de ~ 5 W/mm. Toutefois, il est à rappeler que cette valeur correspond à une estimation théorique dans laquelle le phénomène d’auto-échauffement n’est pas pris en considération. En effet, en condition de fonctionnement, la gestion des limitations thermiques s’impose comme un enjeu majeur.