L’outil de simulation de fautes

approximée exacte 0.0 0.2 0.4 0.6 0.8 1.0 C_R/C 0 20 40 60 80 dé viation relativ e δ (%) (a) (b)

Figure 2.4. Modélisation d’une résistance SC bilinéaire : (a) comparaison entre la résistance réelle et le calcul approximée de résistance et (b) déviation rélative entre les deux cas.

2.3.2.2. L’outil de simulation de fautes

L’outil SWITTEST permet la simulation automatique de fautes à partir d’un design décrit à niveau d’interrupteur. Après la simulation du circuit sans fautes, un cycle de simulation de fautes analogiques a lieu. Chaque cycle considère la simulation d’un circuit après l’injection d’une faute simple⁴² dans la netlist du design. Nous distinguons trois phases dans chaque cycle : l’injection de fautes, la simulation du circuit et le traitement des résultats. La Figure 2.5 illustre le fonctionnement de l’outil. La simulation de fautes démarre toujours à partir d’une spécification en format SwitCap. Cette spécification peut être générée manuellement ou bien à l’aide d’un environnement de CAO tel que nous le montrons Figure 2.5(a). En général, les environnements de CAO permettent d’obtenir une netlist en HSpice à partir du schéma du circuit. SWITTEST permet alors la conversion de cette netlist en format SwitCap en utilisant un traducteur HSpice→SwitCap que nous avons développé dans SWITTEST. Dans le cas où la netlist HSpice contient des sous circuits représentés au niveau des transistors (interrupteurs, logique, amplificateurs, comparateurs, etc.) le traducteur peut les remplacer par des primitives ou des circuits SwitCap. En fait, SWITTEST accepte des descriptions hiérarchiques en SwitCap ou HSpice. Lors de la simulation de fautes, l’injection d’une faute est réalisée après avoir aplati⁴³ la description hiérarchique du sous circuit où la faute est localisée. Ceci est nécessaire pour SwitCap et il est intéressant aussi pour HSpice car nous ajoutons un minimum de nouveaux composants dans la netlist du circuit défaillant.

En principe, l’outil fixe la fréquence f’ qui cadence les résistances SC de deuxième ordre en fonction de la résistance la plus faible dans le design et de la capacité la plus petite en utilisant les Equations (2.5) et (2.7). Pour chaque résistance SC, la capacité CR est calculée en fonction de la résistance désirée et la fréquence f’ selon l’Equation (2.5). Si f est la plus grande fréquence d’horloge dans le design, cette procédure résulte en un rapport f’/f entre 10 et 1000 pour des designs pratiques. En pratique, un rapport f’/f entre 10 et 20 s’avère suffisant permettant une réduction importante du temps de simulation de fautes. Clairement, des valeurs très basses de résistance donnent lieu à des fréquences f’ trop grandes. Il est alors convenable d’utiliser des valeurs de résistance de court-circuit similaires à la valeur la plus faible de la résistance de conduction des interrupteurs, ce qui en tout cas résulte en une sous estimation de la couverture de fautes. Les résistances finies des amplificateurs sont aussi négligées si elles ont des valeurs bien plus faibles que la résistance de conduction des interrupteurs.

42 Single fault.

circuit sans faute spécification HSPICE

Environnement de la CAO

circuit sans faute spécification SWITCAP traduction HSPICE SWITCAP commandes SWITTEST injection de fautes oui no spécification SWITCAP circuit sans faute

résultats SWITCAP simulation SWITCAP spécification SWITCAP circuit défaillant Autres fautes ? évaluation du test de test afficher résultats SWITTEST commandes traduction SWITCAP HSPICE résultats HSPICE simulation HSPICE spécification HSPICE circuit défaillant no oui commandes SWITTEST injection de fautes spécification SWITCAP circuit sans faute

spécification SWITCAP circuit défaillant Autres fautes ? évaluation du test de test afficher résultats (a) (b) (c)

Figure 2.5. Simulation automatique de fautes avec SWITTEST : (a) préparation de la description en format SwitCap d’un circuit à partir d’un environnement de CAO, (b) simulation de fautes avec SwitCap, et (c) simulation de fautes avec HSpice à partir d’une description en format SwitCap.

Afin d’évaluer des stratégies de test, l’utilisateur spécifie des variables de test qui sont en général formées d’un certain nombre de mesures de test. Une mesure de test est spécifiée par une expression mathématique qui est fonction des potentiels des nœuds du circuit. Une erreur dans le comportement du circuit est alors détectée par une variable de test dépassant son seuil de tolérance. Des propriétés de test telles que la couverture de fautes sont calculées en fonction des variables de test et de leur seuil de tolérance et le type de simulation dans le domaine temporel ou fréquentiel.

La Figure 2.5(b) illustre le processus de simulation de fautes en utilisant SwitCap. Un fichier de commandes fournit à SWITTEST la liste de fautes, les paramètres de modélisation du circuit et les variables de test. La Figure 2.5(c) illustre la simulation de fautes en utilisant HSpice comme simulateur. Pendant chaque cycle, une faute est injectée sur la description du circuit en format SwitCap et la netlist correspondante est traduite en format HSpice utilisant un traducteur SwitCap→HSpice que nous avons développé dans SWITTEST.

Nous utiliserons par la suite le filtre biquadratique de la Figure 2.6(a) en vue d’illustrer l’utilisation de SWITTEST et de comparer les résultats de simulation de fautes obtenus avec SwitCap et HSpice, et aux niveaux interrupteur et transistor. Ce filtre utilise des horloges à 4 MHz. Un signal d’entrée d’amplitude 2 V différentiel est considéré avec une fréquence de 100 kHz pour les simulations transitoires. Nous considérons comme variable de test les mesures de mode commun aux entrées des deux amplificateurs.

La Figure 2.6(b) illustre un exemple de fichier de commandes pour lancer une simulation de fautes dans le domaine transitoire. Le type de simulateur de circuits est spécifié dans la ligne de commande d’appel de SWITTEST. La liste de fautes indique des fautes catastrophiques dans tous les interrupteurs et toutes les capacités du circuit et des fautes paramétriques sur toutes les capacités. Dans cet exemple, tous les interrupteurs sont supposés avoir les mêmes résistances de conduction dans l’état passant (4 kΩ). Similairement, ils ont aussi la même résistance de conduction dans l’état bloqué (100 MΩ). Les résistances de sortie finies des amplificateurs sont négligées dans ce cas. La valeur de la résistance de court-circuit est la même que la résistance de conduction des interrupteurs en état passant (4 kΩ). La résistance d’un circuit ouvert est par défaut la plus grande résistance de conduction d’un interrupteur dans l’état bloqué (100 MΩ). L’unité de capacité des capacités du circuit (cap) est d’1 pF. La valeur la plus faible des capacités du circuit (mincap) est d’1 pF. Le rapport f’/f dans ce circuit est alors de 63. Les paramètres tf et tr correspondent aux temps de montée et de descente des horloges (seulement dans les simulations avec HSpice).

1p 1p 1p 1p 1p 8p 1p 1p 8p 8p 1p OA2 OA1 8p i1 i2 j1 j2 x1 x2 y1 y2 (a) (analysis=tran). (faults=[(switch,s_on),(switch,s_open), (capacitor,c_short),(capacitor,c_dev(2)), (capacitor,c_dev(0.5)), (capacitor,c_open),(switch,s_short)]). (rshort=4.0e3). (ron=[(switch,4.0e3)]). (roff=[(switch,1.0e8)]). (cap=1.0e-12). (mincap=1). (tf=10.0e-9). (tr=10.0e-9). (tm(1)= (v(j1)+v(j2))/2). (tm(2)= (v(x1)+v(x2))/2). (tv(1)=max(absmax(tm(1)),absmax(tm(2)))). (time(T) :- T $>$ 3.0e-6). (th(1)=0.05). 0.0 0.2 0.4 0.6 0.8 Seuil variable de test (V)

0.0 20.0 40.0 60.0 80.0 100.0 Couv er ture de f autes (%) SWITCAP HSPICE (b) (c) 0.0 0.2 0.4 0.6 0.8 0.0 20.0 40.0 60.0 80.0 100.0 domaine fréquentiel domaine temporel

Seuil variable de test (V)

Couv er ture de f autes (%) 0.0 0.2 0.4 0.6 0.8 0.0 20.0 40.0 60.0 80.0 100.0

niveau interrupteur (Rod=0) niveau interrupteur (Rod=5k) niveau transistor (Rod=5k)

Seuil variable de test (V)

Couv

er

ture de f

autes (%)

(d) (e)

Figure 2.6. Comparaison des simulations de fautes avec SWITTEST : (a) filtre biquadratique à capacités commutées, (b) fichier de commandes pour une campagne de simulation de fautes dans le domaine temporel, (c) couverture de fautes avec les modèles de fautes au niveau interrupteur avec HSpice et SwitCap, (d) couverture de fautes avec SwitCap dans le domaine fréquentiel et temporel, et (e) comparaison de la couverture de fautes au niveau interrupteur et au niveau transistor (1997 IEEE 34th Design Automation Conference).

Les mesures de test tm(1) et tm(2) correspondent à l’observation du mode commun aux entrées des amplificateurs. La variable de test tv(1) correspond à la valeur la plus importante du mode commun enregistré lors de la simulation du circuit en respectant les contraintes de temps (time), dans cet exemple, à partir de 3 µs. Le seuil de tolérance th(1) de la variable de test est de 50 mV. Dans le design, le pas d’impression des résultats est fixé de façon que les mesures du mode commun soient faites juste avant la fin de la deuxième phase d’horloge.

La campagne de simulation de fautes inclut 144 fautes. La Figure 2.6(c) montre que la couverture de fautes au niveau interrupteur en fonction du seuil de tolérance de la variable de test est pratiquement la même avec HSpice et avec SwitCap. La Figure 2.6(d) montre la couverture de fautes dans le cas d’une simulation dans le domaine fréquentiel avec SwitCap dans la plage de fréquences d’1 kHz à 1 MHz. Clairement, la couverture dans ce domaine est supérieure au cas temporel car nous stimulons le circuit dans toute la plage de fréquences d’opération. Les résultats dans le domaine temporel sont acceptables car la fréquence du signal d’entrée de 100 kHz est proche de la fréquence de coupure du filtre où les fautes sont plus observables. Notons que la couverture de fautes de 100 % est seulement possible avec un seuil de test de 18 mV de mode commun. Finalement, la Figure 2.6(e) compare les couvertures de fautes obtenues par les simulations au niveau interrupteur et au niveau transistor avec HSpice. Au niveau interrupteur, deux cas différents sont considérés pour des valeurs différentes de la résistance de sortie des amplificateurs afin de voir l’impact de ce paramètre. Les résultats sont très similaires dans tous les cas mais la simulation de fautes au niveau transistor demande des temps de simulation supérieurs, d’environ une ordre de magnitude.