Simulation des circuits FE et MCC

50 75 100 125 150 175 200 225 1000 1200 1400 1600 1800 2000 2200 2400 2600 mean=1462 e-σ=40 e-Threshold (e-) mean=1830 e-Before tuning: σ=93 e-After tuning:

Fig.2.15 – Distribution du seuil de chaque cellule de lecture d’un circuit MAREBO avant (`a droite) et apr`es (`a gauche) ajustement cellule par cellule, pour un mˆeme seuil global. Le r´etr´ecissement de la distribution permet de diminuer le seuil moyen sans pour autant augmenter le nombre de pixels bruyants.

2.3.3 Simulation des circuits FE et MCC

A partir du mois de juin 1998, les responsables du d´eveloppement des circuits de lecture du d´etecteur Pixels m’ont confi´e la tˆache d’´etudier l’impact sur la physique des deux architectures propos´ees pour ce circuit. En effet, `a cette date, les deux circuits FE-A et FE-B avaient montr´e des r´esultats satisfaisant et se posait la question du choix de l’architecture finale, ces deux circuits ayant des architectures internes totalement diff´erentes, registre `a d´ecalage pour le FE-A et ´etiquetage temporel pour le FE-B. Or, les tests en faisceau ´etaient insuffisants pour d´epartager les deux circuits, le taux d’occupation des pixels ´etant beaucoup trop faible. Il ´etait donc n´ecessaire de r´ealiser une simulation r´ealiste du comportement de ces circuits lors des futures collisions proton-proton du LHC. Ayant acquis une tr`es bonne connaissance du fonctionnement interne de ces circuits, grˆace en particulier aux divers syst`emes de test que j’avais r´ealis´es, et ayant une certaine exp´erience des

simulations de processus physique, j’ai pu mener `a bien cette tˆache, interface entre les ing´enieurs en micro-´electronique concepteurs des circuits et physiciens.

Le point de d´epart de la simulation ´etait un fichier de donn´ees simul´ees avec Geant3, reproduisant donc les d´epˆots d’´energie des particules dans les capteurs du d´etecteur Pixels. Ces donn´ees contenaient 400 ´ev´enements, chaque ´ev´enement contenant une collision proton-proton produisant un boson de Higgs se d´esint´egrant en deux quarks b, ainsi que plusieurs collisions proton-proton de biais minimum, le tout simulant le fonctionnement du LHC `a haute luminosit´e (1034cm−2 s−1). La grande diff´erence avec une simulation de physique classique est qu’il ´etait n´ecessaire de simuler chaque croisement de faisceaux et pas seulement les collisions ayant ´et´e enregistr´ees, c’est-`a-dire ayant ´et´e s´electionn´ees par le syst`eme de d´eclenchement. En effet, chaque fois qu’une particule d´epose de l’´energie dans le d´etecteur, elle a un effet sur le circuit de lecture, que cette particule soit associ´ee `a un ´ev´enement physiquement int´eressant ou non. Au final, 400 ´ev´enements ne permettent de si-muler que 10 µs de fonctionnement du LHC ! Chaque d´epˆot d’´energie (hit) ´etait alors utilis´e pour simuler la r´eponse de la partie analogique de la cellule de lecture puis de tout le cheminement de cette information num´eris´ee dans la logique de lecture du circuit, l’´etat des diff´erents registres du circuit ´etant calcul´e avec un pas de 25 ns, et ceci pour l’ensemble des circuits de tout le d´etecteur. Le r´esultat de la simulation est de d´eterminer le nombre de hits qui produisent effectivement une information num´eris´ee (digit) sortant du circuit, donc de calculer l’efficacit´e de ce circuit en fonction de diff´erentes configurations possibles. Une description relativement d´etaill´ee de cette simulation est fournie en annexe. Un exemple de r´esultat est pr´esent´e sur la figure 2.16, qui montre l’efficacit´e des circuits situ´es au centre de chaque couche de pixels, en fonction du nombre de registres utilis´es pour le stockage interm´ediaire des pixels touch´es dans le bas de colonne, et pour deux vitesses diff´erentes de transfert entre les cellules de lecture et le bas de colonne.

Cette simulation a ´et´e utilis´ee jusqu’`a la fin de 1999, en interaction constante avec les concepteurs des circuits au CPPM, `a Bonn et au LBL. En particulier, elle a ´et´e utilis´ee pendant la phase de conception du premier prototype du circuit final, le FE-D1. Un des probl`emes mis en ´evidence par cette simulation ´etait la taille de l’´etiquette temporelle utilis´ee, qui ´etait de 7 bits dans les premi`eres versions du circuit. Ces simulations ont montr´e que cette taille ´etait insuffisante et risquait de g´en´erer de faux impacts. Le circuit FE-I3 utilise une ´etiquette temporelle de 8 bits [12], ce qui r´esoud ce genre de probl`emes.

La suite logique consistait `a simuler le comportement du MCC, afin d’´etudier les inefficacit´es induites par son architecture. C’est ce que j’ai fait `a partir de mai 1999, date `a laquelle le premier circuit MCC complet (MCC-D2) ´etait en cours de conception. Cette simulation est d´ecrite dans la note [19]. Elle utilisait comme point de d´epart des fichiers g´en´er´es par la simulation des circuits FE, afin d’obtenir

FE-D, Center of B layer

LV1 Latency=110 LHC Beam=1 (20MHz) FE-D, Center of B layer

LV1 Latency=110 LHC Beam=1 (10MHz) FE-D, Center of layer 2

LV1 Latency=110 LHC Beam=1 (20MHz) FE-D, Center of layer 2

LV1 Latency=110 LHC Beam=1 (10MHz) FE-D, Center of layer 3

LV1 Latency=110 LHC Beam=1 (20MHz) FE-D, Center of layer 3

LV1 Latency=110 LHC Beam=1 (10MHz)

End of Column buffers

Total hit efficiency

0.9 0.92 0.94 0.96 0.98 1 20 22 24 26 28 30 32

Fig. 2.16 – Exemple de r´esultat de la simulation du circuit FE-D, montrant l’effi-cacit´e des circuits de lecture situ´es au centre de chaque couche, moyenn´ee en ϕ. Ces efficacit´es sont donn´ees en fonction du nombre de registres permettant de stocker les informations des pixels touch´es dans le bas de colonne. De plus, deux vitesses (10 MHz et 20 MHz) ont ´et´e simul´ees pour le transfert des informations entre les cellules de lecture et le bas de colonne. Ce r´esultat a ´et´e pr´esent´e au CERN le 29 novembre 1999.

40 Mbit/s/link vs 80 Mbit/s/link η LV1 rejection η LV1 rejection η

Mean FIFO occupancy at LV1 time

η

Mean FIFO occupancy at LV1 time

0 0.02 0.04 0.06 0.08 0.1 0.12 -2 0 2 ⁰ 0.02 0.04 0.06 0.08 0.1 0.12 -2 0 2 0 1 2 3 4 5 6 -2 0 2 ⁰ 1 2 3 4 5 6 -2 0 2

Fig. 2.17 – Exemple de r´esultat de la simulation du circuit MCC, montrant le taux de rejet des ´ev´enements, lorsque le circuit ne peut plus traiter de nouveaux ´ev´enements car sa m´emoire est pleine. Ces inefficacit´es sont visibles sur les figures du haut, en fonction de η, pour les diff´erents modules du d´etecteur. Les figures du bas montrent le nombre moyen de m´emoires d´ej`a utilis´ees lorsqu’un nouvel ´ev´enement est re¸cu. Les figures de gauche pr´esentent les r´esultats avec un taux de transfert maximal de 40 Mbit/s — 80 Mbit/s pour la couche la plus interne —, alors que celles de droite pr´esentent les r´esultats pour un taux de 80 Mbit/s — 160 Mbit/s pour la couche interne. Ces r´esultats sont extraits de [19].

des r´esultats r´ealistes. Cette simulation a ´et´e r´ealis´ee en interaction constante avec les concepteurs de ce circuit, du laboratoire de Gˆenes, ce qui leur a permis de tester diff´erentes options, en particulier pour l’algorithme permettant de traiter les cas o`u la m´emoire de ce circuit est pleine alors que le circuit FE envoie encore des donn´ees. Ces travaux m’ont permis de co-signer la publication d´ecrivant le fonctionnement de ce circuit [20]. L’un des r´esultats les plus importants de cette simulation a ´et´e de montrer que le taux de transfert pr´ealablement envisag´e [15] de 40 Mbit/s dans les couches les plus externes et de 80 Mbit/s dans la couche la plus interne ´etait insuffisant et risquait de g´en´erer des inefficacit´es importantes (voir figure 2.17). Ainsi, la version finale du circuit peut ˆetre utilis´ee jusqu’`a un taux de transfert de 160 Mbit/s [12].

Les comportements de ces diff´erents circuits ´etant connus, il ´etait alors int´eres-sant d’´etudier l’impact de ces inefficacit´es sur les analyses finales de physique. Pour cela, il fallait inclure ces pertes de digits dans la simulation officielle d’Atlas. Il ´etait bien sˆur impossible de simuler le fonctionnement interne d´etaill´e de ces circuits. J’ai donc mod´elis´e l’efficacit´e du circuit MCC en fonction du nombre de pixels touch´es dans l’´ev´enement et de la position du module touch´e. J’ai ensuite int´egr´e cette mod´elisation dans le logiciel de digitization7 du d´etecteur `a pixels d’Atlas [19].