Chapitre II - L’apport des contraintes mécaniques dans les technologies
II. C.1.2 Silicium en tension sur substrat virtuel SiGe (sSi/SiGe relaxé)
Cette approche consiste à déposer une couche de silicium en tension sur un substrat virtuel de SiGe relaxé (Figure II-53) ; elle est la plus largement utilisée. On part en général d’un substrat de silicium massif et on réalise une croissance par épitaxie de
Si1-xGex avec une concentration graduelle croissante
de germanium. Ceci permet d’éliminer progres-sivement les dislocations en bord de plaque afin d’obtenir des couches SiGe de plus en plus relaxées, puisque l’épitaxie génère en priorité des dislocations
dans le plan. Ceci permet aussi de réduire considérablement le nombre de défauts (queue ou boucle
de dislocation…) présents sur la surface de la couche finale Si1-xGex,. On dépose ensuite la couche
de Si1-xGex avec la concentration voulue de germanium qui déterminera la contrainte dans la couche
de silicium ensuite déposée et qui constituera le canal contraint du transistor (Figure II-54). L’épaisseur totale de l’empilement des couches SiGe fait que le paramètre de maille de la dernière couche de SiGe est effectivement celui du SiGe massif ; c’est pourquoi on l’appelle SiGe relaxé ou virtuel.
Dans ce cas, on obtient un décalage de bande d’environ 6 meV par pourcentage de Ge à la
fois pour la bande de conduction et la bande de valence (Figure II-54) [LIU 05]. Hoyt et al. trouvent
6,7 meV pour la BC et 4 meV pour la BV [HOYT 02]. Cette technique permet d’améliorer la mobilité des électrons et des trous, dans certaines conditions. La tension de seuil du silicium contraint en tension biaxiale pour un NMOS présente un décalage négatif par rapport au silicium massif non contraint car le bas de la bande de conduction du silicium contraint est plus bas que celui du silicium non contraint [GOO 03b] (cf. modélisation au §V.A.2). Ce décalage est d’environ 100mV pour 20% Ge [HOYT 02].
Figure II-53 : Architecture à canal Si en tension biaxiale sur un substrat virtuel de SiGe relaxé.
Si tension
nFET
substrat SiGe s-Si
substrat SiGe relaxé s-Si
Si tension
nFET
substrat SiGe s-Si
substrat SiGe relaxé s-Si
substrat SiGe s-Si
substrat SiGe relaxé s-Si
L’apport des contraintes dans les technologies CMOS : historique, éléments de théorie et état de l’art – Chapitre II
Le décalage énergétique entre les vallées Δ2 et Δ4 de la bande de conduction du silicium ainsi
en tension peut être relié directement au pourcentage de Ge en utilisant les relations établies
précédemment et en prenant 9eV comme valeur du potentiel de déformation Ξu, selon
x EΔ2−Δ4 ≈0,67
δ (x étant la fraction de Ge).
Figure II-54 : Diagrammes schématiques de l’arrangement atomique, où l’on distingue les dislocations dans le plan, et de la structure de bandes pour un empilement sSi/substrat virtuel Si1-xGex [LIU05]
Les défis liés aux matériaux pour le silicium contraint sur SiGe relaxé incluent (a) la génération de dislocations due au désaccord de paramètre de maille à l’interface Si/SiGe, (b) la propagation des dislocations jusqu’à la zone active, (c) la rugosité de surface, (d) la non-uniformité de la contrainte induite et (e) la stabilité thermique du silicium contraint pendant l’ensemble du procédé de fabrication du circuit intégré.
Grâce à l’utilisation d’une couche graduelle SiGe, la qualité de l’interface Si/SiGe est bonne puisque les dislocations sont confinées dans la couche épaisse de SiGe. La densité de défauts est
typiquement inférieure à 1,0 x 104 cm-2 et des mesures Raman indiquent un taux de contrainte
supérieur à 95% dans la couche de silicium en raison de la haute qualité de l’interface Si/SiGe (peu de défauts). Cependant des analyses XTEM et des coupes TEM révèlent parfois des dislocations situées à l’interface Si contraint/SiGe. De telles dislocations sont nuisibles aux performances du dispositif puisqu’elles se situent à seulement quelques dizaines de nanomètres sous la couche active et sont donc susceptibles de devenir des chemins de courant de fuite.
Un autre défi est la rugosité de surface de la couche épitaxiée en SiGe sur le substrat de silicium. Le procédé de polissage mécano-chimique (CMP) a donc été implémenté pour adoucir la surface du SiGe, suivi d’une croissance additionnelle de SiGe et de silicium contraint. On passe ainsi d’une rugosité de l’ordre de 7,2 nm à 0,5 nm [FIOREN 04].
Résultats électriques sSi/SiGe relaxé :
Figure II-55 : Evolution du gain en mobilité pour les électrons et les trous d’un canal sSi/SiGe relaxé en
fonction de la concentration de Ge [RIM 03]
Figure II-56 : Evolution du facteur d’amélioration de la mobilité maximale des électrons sous contrainte biaxiale
Les gains en mobilité seront d’autant plus importants que la concentration de Ge dans le substrat sera forte (Figure II-56). Un gain de 45% sur le courant des NMOS a pu être obtenu par cette technique et pour une longueur de grille de 35nm [GOO 03a] alors que pour les PMOS le gain maximum est de l’ordre de 30 à 40% [LEE 04]. En particulier pour les PMOS le gain diminue avec le champ sauf si l’on utilise des proportions de germanium supérieures à 30% (Figure II-59 et Figure II-55). Les Figure II-57 et Figure II-58 montrent l’évolution de la mobilité effective avec le champ effectif dans le cas des électrons et des trous pour une structure sSi/SiGe relaxé. Les gains en mobilité, sur des structures présentant un empilement de grille classique, peuvent atteindre plus de 130% pour les électrons (pour de très fortes concentrations en Ge, supérieures à 40%) alors que pour les trous le gain est en général deux fois plus faible.
Figure II-57 : Gain en mobilité pour un NMOS sSi/SiGe relaxé, d’après [LEE 03]
Figure II-58 : Gain en mobilité pour un PMOS sSi/SiGe relaxé, d’après [LEE 04]
Ceci dit, d’autres contraintes apparaissent pour une intégration avec du germanium. La diffusion des espèces jouant le rôle de dopant n’est pas la même dans le silicium et dans l’alliage SiGe. Notamment la diffusion du bore y est plus faible, ce qui présente un avantage pour la réalisation de jonctions abruptes pour les PMOS ultracourts. En revanche, les coefficients de diffusivité de l’arsenic et du phosphore sont plus forts dans le SiGe. Ceci va entraîner des profils de dopage plus étendus et va ainsi contribuer à l’augmentation des résistances séries et des effets de canal court pour les NMOS [HOYT 02].
Figure II-59 : Evolution du facteur d’amélioration de la mobilité des trous dans un canal contraint en
tension en fonction du champ effectif et pour différentes proportions en Ge dans la couche SiGe
relaxé, d’après [LIU 05]
Le principal problème rencontré sur ces architectures et qui explique en partie pourquoi cette solution n’est pas déjà utilisée est que les gains chutent drastiquement pour les faibles longueurs de grille [ANDRIE 05b]. Nous aurons l’occasion d’y revenir plus longuement au cours du Chapitre V.
La dégradation des performances observée sur les PMOS pour de faibles niveaux de contraintes (Figure II-55) est due aux effets opposés de la quantification sur la séparation des bandes LH et HH dans le canal et de la contrainte en tension biaxiale [GHYSEL 04, RIM 03].
L’apport des contraintes dans les technologies CMOS : historique, éléments de théorie et état de l’art – Chapitre II
II.C.1.3 SiGe en compression sur isolant (sSGOI) et silicium contraint en tension sur SGOI