Reconfiguration dynamique partielle

Les FPGAs fournissent des SoCs reconfigurables avec possibilit´e de cons-truire des syst`emes `a la demande. Un seul FPGA reconfigurable pour beau-coup d’applications est une bonne r´eponse aux probl`emes critiques des

concep-tions ASIC. L’explosion des coˆuts de conception et de production est dˆue `a

la demande continuelle d’augmentation de la densit´e des technologies semi-conducteur et `a la difficult´e de mettre `a jour et corriger `a la fois des firmwares mat´eriels et logiciels. De plus, les blocs dur FPGAs comme les processeurs, les m´emoires, les DPSs et les interfaces de communication haute vitesse ap-portent une grande flexibilit´e aux niveaux mat´eriels et logiciels, `a gros ou fin grain.

Dans l’industrie de la t´el´ecommunication, les terminaux universels recon-figurables sans-fil sont maintenant des id´ees bien connues qui sont d’abord apparues dans le domaine militaire avant de devenir civilement populaire dans les ann´ees 90. Ce sujet “chaud” est une cons´equence directe des perfor-mances des FPGAs. Cette technologie donne acc`es `a un parall´elisme massif, fournit suffisamment de puissance de calcul pour r´ealiser des frontaux nu-m´eriques (Digital Front End, DFE) et la possibilit´e d’ˆetre reconfigur´e avec

une consommation en puissance mod´er´ee (Beckeret al., 2003). En supposant

qu’un dispositif devrait supporter plusieurs services num´eriques de t´el´ephonie mobile, des services de diffusions digitales, et/ou des services de transferts de donn´ees num´eriques, il peut s’appuyer sur la reconfiguration partielle. Les dispositifs actuels imposent un nombre limit´e de services `a cause de la non flexibilit´e des parties analogiques mais ceci tend `a ˆetre ´evit´e par la radio lo-gicielle (Software Defined Radio, SDR). Il s’agit d’un ensemble de techniques qui permettent la reconfiguration d’un syst`eme de communication sans chan-ger physiquement les ´el´ements mat´eriels. Le but sous-jacent est de produire des appareils capables de supporter diff´erents services (multi-standard) avec une adaptation de leurs composants mat´eriels en fonction du r´eseau sans fil comme le syst`eme global mobile (Global System Mobile, GSM), le service radio g´en´eral de paquet (General Packet Radio Service, GPRS), le syst`eme de t´el´ecommunication universel et mobile (Universal Mobile Telecommuni-cations System, UMTS) et l’acc`es int´erop´erable mondial aux ondes radio (Worldwide Interoperability for Microwave Access, WIMAX). De plus, ils doivent ˆetre capables de g´erer les standards r´eseaux comme IEEE 802.11 plus

Reconfiguration dynamique partielle 135 la faisabilit´e de la reconfiguration dynamique partielle sur une plate-forme radio logicielle h´et´erog`ene qui fournit une approche flexible pour concevoir des syst`emes hautement r´eutilisables `a la demande.

De tels dispositifs requi`erent de s’adapter dynamiquement `a un sous-ensemble de leurs fonctions pour prendre en consid´eration toutes les varia-tions en “temps-r´eel”. Ils peuvent donc utiliser la reconfiguration dynamique partielle (RDP, Dynamic Partial Reconfiguration, DPR) en ´echangeant les ressources mat´erielles `a la demande.

La reconfiguration des FPGAs Virtex de Xilinx peut ˆetre exploit´ee de diff´erentes mani`eres, partiellement ou globalement et de fa¸con externe (exo-reconfiguration) ou interne (endo-(exo-reconfiguration). Dans ce contexte l’aspect reconfiguration dynamique et partielle des Virtex demande des ressources suppl´ementaires pour stocker les nombreux bitstreams partiels. A l’heure ac-tuelle, les chercheurs exploitent les m´emoires flash locales comme d´epˆot de bitstreams et les serveurs de fichiers sont acc´ed´es par des protocoles standards comme le protocol de transfert de fichiers (File Transfer Protocol, FTP) ou le syst`eme de fichier en r´eseau (Network File System, NFS). Parce que les

m´emoire sont des ressources rares dans les syst`emes embarqu´es faible-coˆut et

haut-volume, nous faisons face `a une migration des mm2 du FPGAs vers les

m´emoires. Bien que les m´emoires faibles-coˆut sont en faveur de cette

migra-tion, il subsiste des d´esavantages :

– Leur r´eutilisation peut ˆetre extrˆemement faible, puisque ces m´emoires ne peuvent ˆetre utilis´ees qu’une seul fois par exemple lors de la mise sous-tension.

– L’´equilibre en terme de mm2 de silicium, r´eduction du nombre de

composants, de surface des circuits imprim´es (Printed-Circuit-Board, PCB), de consommation en puissance et temps moyen entre pannes (Mean Time Between Failure, MTBF) est n´egatif.

– Pour une seule fonction `a impl´ementer, l’espace possible de bitstreams peut ˆetre immense et devenir plus grand que les m´emoires locales. Trois facteurs sont en partie responsable :

– Les familles de FPGAs avec les nombres grandissant de dispositifs, leurs tailles variables, packages et variations de grade de vitesse.

LAN _WAN Serveur local de bitstreams Serveur global de bitstreams FPGA n FPGA 1 FPGA 2

Figure5.1 – Architecture d’un r´eseau LAN/WAN

LAN WAN Serveur local de bitstreams Serveur global de bitstreams L1 L2 L3 RAM ^{Base de} données Base de données

Reconfiguration dynamique partielle 137

– Le nombre des configurations possibles, malheureusement d´ependant de caract´eristiques spatiales comme la forme et la surface de position-nement des IPs.

– La dur´ee de vie naturelle des IPs commerciales produisant r´eguli`ere-ment des nouvelles versions et mises-`a-jours.

Une hi´erarchie de d´epˆots de bitstreams devient alors n´ecessaire et doit communiquer, `a travers des canaux physiques et des protocoles r´eseaux adap-t´es, avec les FPGAs reconfigurables partiellement. Tous les concepteurs de

syst`eme FPGA veulent les meilleures performances au coˆut le plus faible

pour t´el´echarger les bitstreams partiels dans le FPGA. Un chargement `a par-tir d’une m´emoire locale proposera une latence faible avec une capacit´e de

stockage faible, `a l’instar d’un acc`es `a un serveur distant o`u la latence

d’ac-c`es sera irr´em´ediablement plus ´elev´ee mais o`u la capacit´e de stockage sera

bien plus grande. Une hi´erarchie de d´epˆots de bitstreams d´elivre toutes les versions d’une IP `a tout le portfolio de FPGAs cibles. Pour une topologie r´eseau typique (Figure 5.1), cette hi´erarchie est compos´ee de trois niveaux (Figure 5.2) :

– L1: Un cache m´emoire local de bitstreams.

– L2: Un serveur rapide de bitstreams localis´e dans un LAN d´edi´e qui

utilise un protocole simplifi´e.

– L3 : Un serveur plus lent, standard, qui peut ˆetre localis´e n’importe

o`u et acc´ed´e via des protocoles comme le protocole `a transmission de

contrˆole (Transmission Control Protocol, TCP) ou le protocole avec datagramme utilisateur (User Datagram Protocol, UDP).

Dans les lignes qui suivent, nous pr´esentons et d´erivons chaque niveau en terme logiciel, mat´eriel et de protocoles de communication. Nous four-nirons une sp´ecification et une optimisation d’impl´ementation d’une couche minimale logicielle abstrayant l’acc`es aux ressources mat´erielles impliqu´ees.