La réalisation expérimentale d’un synthétiseur de fréquences optiques requiert plusieurs élé- ments. Ces derniers furent décrits dans la présente section. Un peigne de fréquences sert à comparer les phases des différentes sources. Un laser accordable permet de générer le signal de sortie du synthétiseur. Un laser CW et un GPSDO servent de sources de référence. Enfin, un module de contrôle basé sur un FPGA fait l’acquisition des signaux et gère la rétroaction sur la fréquence du laser accordable.
Chapitre 4
Implémentation à l’aide d’un FPGA
4.1
Matériel et communication
4.1.1 FPGA
Un FPGA (Field Programmable Gate Array) est un circuit intégré reprogrammable permet- tant d’implanter des fonctions logiques combinatoires et séquentielles. Les FPGAs modernes peuvent contenir plusieurs fonctions, incluant des éléments de mémoires, des unités de traite- ment de signal, des circuits de communication, etc. Ils ont également la capacité de commu- niquer avec d’autres circuits, lorsque placés sur un circuit imprimé.
Cette technologie a été choisie, car elle permet d’implanter à la fois les solutions présentées dans ce travail et le contrôle de la rétroaction sur la fréquence de laser accordable. La plupart des FPGA supportent un taux de traitement dépassant 100 MS/s. Dans le cas présent, cela veut dire qu’il est possible de traiter un échantillon par impulsion de peigne. Cela simplifie grandement l’implantation des algorithmes présentés plus tôt.
Le FPGA utilisé est un Virtex 6 de Xilinx. Le modèle utilisé comporte, entre autres choses, 241 152 cellules logiques, 768 multiplicateurs et un total de 14 976 kilo-octets sous la forme de blocs de mémoire. Ces éléments sont placés dans un « réseau » logique reconfigurable permet- tant ainsi l’implantation d’algorithmes très complexes. Afin de faciliter le développement, une plateforme de démonstration de Xilinx fut choisie. Le modèle ML605 [41] comporte un Virtex 6, un port USB servant à la programmation du FPGA, un port USB permettant la commu- nication série, deux connecteurs FMC (FPGA Mezzanine Card), un circuit d’affichage DVI et VGA (Video Graphics Array), un circuit pour la communication Ethernet, des connecteurs SMA et plusieurs boutons poussoirs.
Le développement sur FPGA se fait avec un langage de description matérielle (HDL, Hard-
ware Description Language). Le VHDL et le Verilog sont les deux langages les plus communs.
gages. Le projet est principalement écrit en VHDL. Une fois le code écrit, la suite logicielle Xilinx permet de traduire ce dernier en un fichier de programmation. Il est ensuite possible de programmer le FPGA à l’aide d’un ordinateur via une connexion JTAG (Joint Test Ac-
tion Group). L’opération de programmation permet de configurer les interconnexions et les
registres présents dans le FPGA. L’ordinateur utilisé pour la programmation est également utilisé pour configurer et communiquer avec le FPGA après sa programmation.
4.1.2 Convertisseur analogique-numérique
Afin de procéder à l’acquisition de données sur le FPGA, une carte de convertisseurs analogique- numérique est connectée au port FMC HPC (High Pin Count). Le modèle FMC108 produit par 4DSP est utilisé. Cette carte comporte 8 canaux à 14 bits et plusieurs options de ges- tion d’horloge. Les entrées sont filtrées passe-haut avec une coupure à 300 kHz avant d’être échantillonnées. La carte permet un taux d’échantillonnage maximal de 250 MS/s. Afin de traiter un échantillon par impulsion du peigne de fréquence, le PLL de la carte d’acquisition est désactivé et le peigne photodétecté est utilisé comme signal d’horloge.
4.1.3 Convertisseur numérique-analogique
Comme le but du projet est de contrôler un laser accordable et que cela requiert l’opéra- tion de divers actuateurs analogiques, il est nécessaire d’utiliser un convertisseur numérique- analogique après le traitement effectué par le FPGA. En l’absence d’un convertisseur numérique- analogique dédié sur la carte ML605, le circuit d’affichage DVI/VGA est utilisé. Ce circuit, lorsqu’utilisé en mode VGA, offre 3 canaux analogiques à 8 bits (rouge, vert et bleu) pouvant fonctionner à un taux maximal de 125 MS/s. La résolution de 8 bits est limitative. Il sera montré à la section4.3.10qu’il est possible d’augmenter la résolution effective dans certaines circonstances en utilisant une technique de quantification, aussi appelée tramage (dithering). 4.1.4 Protocole de communication série
Afin de contrôler le FPGA et obtenir des informations sur le statut du système, l’émulateur série USB est utilisé avec un bus série permettant de changer les valeurs de divers paramètres. À chaque paramètre configurable est associé un registre adressé. Il suffit ensuite d’ouvrir un port série sur l’ordinateur de contrôle puis d’écrire un message contenant l’adresse et la nouvelle valeur voulue du paramètre. Le protocole série permet également de transférer des données du FPGA vers l’ordinateur. Ce système ne fonctionne pas avec des adresses, mais plutôt avec un ensemble de multiplexeurs et une machine à état contrôlant le nombre d’échantillons à transmettre. Plusieurs signaux peuvent être transmis, incluant les signaux échantillonnés et les valeurs de sortie des modules de calcul.
La communication série est effectuée à un taux de 921600 Baud. L’utilisation d’un tampon de type FIFO (First In, First Out) permet de stocker temporairement des données échantillon-
nées à un taux supérieur. Par exemple, la sortie du multiplexeur est échantillonnée à un taux de 1.56 MS/s avec 64 bits par échantillon, ce qui excède la vitesse du port série. Cependant, si seulement un nombre limité de points est nécessaire, il est possible d’emmagasiner ces points dans un FIFO puis de vider ce dernier à un taux supporté par le port série.
4.1.5 Protocole de communication Ethernet
Pour certains signaux, il a été nécessaire d’implémenter un système de transfert plus rapide. Un transmetteur Ethernet a été conçu en utilisant un module de communication propriétaire fourni par Xilinx (EMAC, Ethernet Media Access Control). Le transmetteur construit des paquets UDP (User Datagram Packet) et utilise le circuit intégré Ethernet présent sur la carte ML605 pour transmettre les paquets sur le réseau. Afin de récolter les paquets UDP, une carte Ethernet dédiée est utilisée dans l’ordinateur de contrôle. Le taux de transfert atteignable par ce système est 1 Gbit/s. Une largeur de 8 bit mène à un taux d’échantillons de 125 MS/s. En pratique, le taux maximal est légèrement plus bas en raison des en-têtes Ethernet et UDP devant être transmis avant les données.
Comme le traitement est fait à un taux de 100 MS/s, il est possible d’obtenir un flux de données ininterrompu encodé sur 8 bits à cette vitesse. Le module de communication Ethernet est précédé d’un tampon FIFO et d’un multiplexeur permettant de sélectionner quel signal est diffusé sur le lien.
Plusieurs mesures présentées dans ce travail ont été récupérées à l’aide de ce lien de commu- nication. Par exemple, le FPGA permet de caractériser le bruit de phase de plusieurs sources. Grâce à l’interface Ethernet, différents signaux de phase ou de fréquence peuvent être transmis à l’ordinateur de contrôle en temps réel.