Résultats de simulation

Comme présenté dans la section précédente, le générateur de rampe proposé a été conçu en technologie CMOS 65 nm de STMicroelectronics. Le CAN sous test est un modèle de CAN de type pipeline de 11 bits avec 5 étages de 2.5 bits/étage et une pleine échelle de 1 V. Avec cette cible, le générateur a été conçu afin d’avoir un pas d’intégration de 100 µV, soit environ 0.2 LSB compte tenu de la pleine échelle du CAN sous test, dans la plage de 0 à 1 V.

Le générateur de rampe a été simulé sous des conditions de procédé de fabrication standard, avec une fréquence d’opération de 200 kHz et une tension d’entrée différen-tielle et continue de 2 V comme tension de référence. La rampe pas à pas ainsi générée a une résolution nominale de 13.3 bits, avec un pas moyen de 96.7 µV. Afin de mesurer la linéarité de la rampe, la Figure A.14 montre la différence entre chaque pas d’intégration de la rampe générée et le pas moyen. Comme observé, la déviation de la taille du pas est bien contenue dans la plage [−3, 3] µV sur la plage de tension considérée. L’erreur de pente par pas étant définie comme la différence entre la pente de la rampe connectant les points milieux de deux pas consécutifs et la pente de la droite de meilleur ajustement qui passe par les points milieux des pas. L’erreur moyenne de pente, qui est en réalité la moyenne des erreurs moyennes des pentes sur tous les pas, est calculée avec une valeur de−0.040 %. On peut de plus calculer la NLI de la rampe générée à partir des valeurs de la Figure A.14, et qui se définit comme la différence entre la position réelle des points milieux de chaque pas et leur position idéale. La caractéristique de NLI complète est montrée en Figure A.15. La NLI maximum de la rampe générée est d’environ 580 µV, ce qui correspond à 6 pas moyens d’intégration. La Figure A.14 montre clairement une dé-croissance constante du pas d’intégration sur tout le long de la pleine échelle, ce qui est dû aux fuites de courant de l’intégrateur. En conséquence, la courbe de NLI en Figure A.15, obtenue par intégration de la courbe de NLD de la rampe, a une forme de parabole très caractéristique. Ces résultats montrent que la principale source de non linéarité statique, dans le générateur proposé, vient tout d’abord des fuites de courant de l’intégrateur, et dans une moindre mesure, vient du résidu de tension restant après l’auto-zéro de l’offset de l’amplificateur opérationnel du générateur. Notons de plus que la stratégie de mesure proposée tire parti de la forme lisse de la courbe de NLI et l’évolution bien maîtrisée de la taille du pas d’intégration. Puisque la technique de réduction de codes ne nécessite de mesurer qu’une petite partie des largeurs des codes du CAN sous test, le stimulus de

0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 −3 −2 −1 0 1 2 3 Step index Deviation from average step (µV)

Figure A.14: Déviation de la taille du pas d’intégration par rapport au pas moyen

0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 -600 -400 -200 0 200 400 600 Step index INL (µV)

Figure A.15: NLI de la rampe générée

rampe se doit d’être linéaire localement aux alentours des codes ciblés, tant que le pas de la rampe générée est relativement constant et reste une fraction du LSB du CAN sous test. Afin d’aller plus loin dans la validation des performances du générateur proposé sous différentes conditions d’utilisation, la Figure A.16 montre la déviation du pas d’intégration sur toute la plage de tension de la rampe quand la température varie, soit pour T = 0^◦C, T = 75^◦C et pour la température nominale de T = 27^◦C. On peut observer que l’impact des variations de température sur la linéarité de la rampe est bien maîtrisé. Les résultats montrent respectivement un pas moyen de 96.9 µV et 97.1 µV pour T = 0

◦_{C et T = 75} ◦_{C. Comparés aux 96.7 µV du pas moyen à T = 27}◦_{C, la variation du pas}

0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 −8 −6 −4 −2 0 2 4 6 Step index Deviation from average step (µV)

Nominal (27◦C) 0◦C

75^◦C

Figure A.16: Déviation de la taille du pas de la rampe vis-à-vis des différentes températures considérées

Afin de montrer l’impact des variations de procédés de fabrication et d’appariement sur les performances du générateur proposé, une campagne de simulations de type Monte Carlo a été entreprise au niveau transistor sur le système complet en utilisant le kit de conception du procédé de la technologie considérée. Afin d’obtenir rapidement des résul-tats, les itérations des simulations Monte Carlo ont été stoppées et supprimées si le pas d’intégration était trop petit et bien au delà des spécifications requises. De cette manière, nous avons pu nous focaliser sur les cas limites et les pires cas tout en nécessitant moins de ressources de calcul. 11 11.2 11.4 11.6 11.8 12 12.2 12.4 12.6 12.8 13 13.2 13.4 13.6 13.8 14 0 2 4 6 Ramp resolution (bits) Ramp generator instances

Figure A.17: Histogramme de la résolution de la rampe générée obtenue par simulations Monte Carlo faisant varier le procédé de fabrication et l’appariement

50 100 150 200 250 300 350 400 0 2 4 6 Step size (µV) Ramp generator instances

Figure A.18: Histogramme de la taille du pas rampe générée obtenue par simulations Monte Carlo faisant varier le procédé de fabrication et l’appariement

La Figure A.17 et la Figure A.18 montrent respectivement les histogrammes de la ré-solution de la rampe et du pas moyend d’intégration pour 250 simulations Monte Carlo. Nous pouvons noter que la résolution et la taille du pas obtenues sont bien maîtrisées dans la plage, respectivement, de 11.4−13.8 bits et 60−380 µV, ce qui se conforme aux spécifications requises pour le CAN ciblé. La Figure A.19 montre l’histogramme de la déviation moyenne de la pente de la rampe pour 250 simulations Monte Carlo. Nous pou-vons remarquer que la déviation est contenue autour de−0.2 %, et le pire cas est autour de−6 %, ce qui encore jugé comme très acceptable.

−7 −6 −5 −4 −3 −2 −1 0 1 0 10 20 30 40 Slope error (%) Ramp generator instances

Figure A.19: Histogramme de l’erreur moyenne de pente de la rampe générée obtenue par si-mulations Monte Carlo faisant varier le procédé de fabrication et l’appariement

cas réel. Pour ce faire, nous avons utilisé le générateur de rampe afin d’implémenter une technique de test intégré de servo-loop en combinaison avec la technique de réduction de codes sur des données mesurées d’un CAN de type pipeline de 11 bits avec 5 étages de 2.5 bits/étage de STMicroelectronics.

La configuration complète du test, décrite en Figure 3.1, a été modélisée sous Matlab. Des modèles comportementaux réalistes ont été développés pour le CAN sous test et le générateur de rampe. Comme indiqué, le modèle du CAN a été générée à partir de don-nées physiques d’un CAN dont la linéarité statique a été mesurée à l’aide de la technique d’histogramme sur un banc de test dédié. D’autre part, les stimuli de rampe ont été di-rectement enregistrés à partir des simulations électriques Monte Carlo au niveau transistor du générateur complet. Le moteur de test intégré, le compteur numérique, et le bloc de comparaison des mots numériques sont totalement numériques et donc, par conséquent, ont été considérés comme idéaux dans ce travail de thèse. Seuls 132 des 2046 codes de sortie du CAN sous test ont été mesurés suivant la technique de réduction de codes, ce qui représente environ 6 % du nombre total des codes, et résulte en une réduction significative du temps de test. La Figure A.20 montre la NLI estimée du CAN en utilisant la technique de test intégré proposée.

1 511 1023 1535 2046 -2 -1 0 1 2 3 Code Actual INL 1 511 1023 1535 2046 -2 -1 0 1 2 3 Code Estimated INL 1 511 1023 1535 2046 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 Code INL estimation error

Figure A.20: NLI réelle obtenue par la technique standard d’histogramme, NLI estimée par la technique de test intégré proposée, et erreur d’estimation de la NLI

Un bruit de σ_ramp = 0.2 LSB Root Mean Square (RMS) est ajoutée à la sortie du générateur, et un bruit de σ_ADC= 0.15 LSB RMS est ajoutée à l’entrée du CAN sous test afin de simuler des transitions bruyantes. Chaque code est traversé r= 50 fois avec la technique de servo-loop proposée afin de moyenner le bruit. La Figure A.20 montre aussi les valeurs réelles de la NLI obtenues avec la technique de test par histogramme et l’erreur

d’estimation de la NLI à des fins de comparaison. Sous des conditions nominales, l’erreur d’estimation de la NLI est bien maîtrisée dans la plage [−0.5,+0.5] LSB.

Afin d’estimer la robustesse de la technique de test intégré proposée vis-à-vis des va-riations du procédé de fabrication et d’appariement, nous avons effectué 250 simulations électriques Monte Carlo au niveau transistor du générateur de rampe proposé, et nous avons employé chaque rampe générée avec la technique de servo-loop proposée. La Fi-gure A.21 montre l’histogramme de l’erreur maximale d’estimation de la NLI enregistrée pour chaque simulation. L’erreur d’estimation de la NLI est toujours en dessous du LSB avec une valeur moyenne autour de 0.5 LSB. Les résultats présentés dans [41] montrent qu’en utilisant une rampe idéale, l’erreur d’estimation de la NLI, due exclusivement à la technique de réduction de codes elle-même, représente une erreur comprise dans la plage [−0.5,+0.5] LSB. Au vu de nos résultats en Figure A.21, dans le pire cas, la non linéarité du générateur de rampe proposé ne contribue seulement qu’à 0.5 LSB supplémentaires dans l’erreur d’estimation de la NLI introduite par la technique de réduction de codes.

0.4 0.5 0.6 0.7 0.8 0.9 1 0 1 2 3 4 5 6 INL estimation error (LSB) Number of instances

Figure A.21: Histogramme de l’erreur absolue maximale d’estimation de la NLI obtenue par la technique de test intégré proposée en considérant différents générateurs de rampe générés par simulation Monte Carlo

De même, le temps de test est calculé pour chaque simulation. Dans le cas où la technique de réduction de codes n’est pas employée, chaque code du CAN sous test est mesuré, alors que dans le cas où la technique est appliquée, seulement 6 % des codes sont mesurés. Le temps de test est réduit à 6 % du temps de test initial, mais le gain de temps est dégradé par le temps d’attente entre deux mesures. En effet, la sortie du générateur doit transiter entre les groupes de codes à mesurer, ce qui résulte en un temps de test additionnel. De plus, la technique de réduction de codes nécessite l’application d’une première rampe sur la dynamique d’entrée du CAN sous test afin de trouver et

sélectionner les codes à mesurer. Le stimulus de rampe employé pour cette tâche ne nécessite pas d’être linéaire ou lent, mais doit être monotoniquement croissant pour que l’algorithme de sélection de codes fonctionne. Cependant, dans notre cas, la vitesse de la rampe ne peut pas être augmentée, ce qui veut dire que le temps alloué à cette action peut être non négligeable. La Figure A.22 montre l’histogramme du ratio du temps de test dans le cas où la technique de réduction de codes est employée sur le temps de test quand elle ne l’est pas, afin d’apprécier le gain de temps entre les deux cas de figure.

9.6 9.7 9.8 9.9 10 10.1 10.2 10.3 10.4 10.5 0 40 80 120 160 200 Test time ratio (%) Number of instances

Figure A.22: Histogramme du ratio des temps de test avec/sans la technique de test intégré proposée

Comme nous pouvons le voir dans les résultats, la quasi totalité des simulations indi-quent un ratio autour de 10.4 %, alors que quelques valeurs sont autour de 9.7 %. Les ratios calculés montrent que le temps de test avec la technique de réduction de codes est ± 4.4 % supérieur aux 6 % du temps de test total annoncés, ce qui montre que le temps de test additionnel n’est pas négligeable dans ce cas-ci. Cependant, la réduction du temps de test est très effective, puisque près de 90 % du temps de test initial à été supprimé, ce qui montre que la technique de test intégré proposée, avec la technique de réduction de codes, peut se mesurer à la technique d’histogramme standard pour des niveaux de précision équivalents.