Puces non CMOS

Sur le masque de développement du 14nm FD-SOI, il y a de nombreuses autres puces dont le design n’est pas de type CMOS (comme des composantes analogiques par exemple) voire totalement inhabituel

0 50 100 150 200 250 0 100 200 300 400 500 600 700 800 900 Temp s d'e xt ract ion ( en sec /c oeu r)

Surface de la puce (en mm²)

-30% de temps de calcul 0 50 100 150 200 250 0 200 400 600 800 Temp s d'e xt ract ion ( en sec /c oeu r)

Surface de la puce (en mm²)

5x5µm² 10x10µm² 20x20µm² 25x25µm² 30x30µm² 40x40µm² 50x50µm² 75x75µm² 100x100µm²

pour des structures spécifiques nécessaires au développement de certains procédés et à des caractérisations physique, chimique ou électrique. Il est intéressant de savoir quelle est la limite du modèle en termes d’applicabilité sur un masque. Dans cette partie, 5 puces différentes du masque ont été choisies. Les critères de sélections étaient d’avoir des puces dont la fonctionnalité ou l’objectif pour le développement soient différents mais aussi que la topographie mesurée au niveau de ces puces avec le Wyko présente une grande variation par rapport au reste du masque.

Les puces sélectionnées sont les suivantes et les mesures Wyko desdites puces sont données en Figure 4-31 :

 PROLIGHT : petite puce CMOS de 3.2mm² sélectionnée pour la calibration du modèle dans la partie précédente

 PROMO : puce CMOS de 20mm² utilisée précédemment pour la validation du modèle PROLIGHT

 FE_RX : structure de test pour la CMP avec des variations de densité croisées entre les différents niveaux subissant un procédé de CMP

 ESDRF : structure de test de protection ESD (Electrostatic Discharge ou décharge électrostatique) présentant un design analogique

 SIMS : structure design pour les mesures SIMS (Secondary ion mass spectrometry ou Spectromètre de masse à ionisation secondaire) composé de larges pavés sans motifs (300µm de coté) dans lequel les niveaux de masque ne sont pas forcément tous représentés.

Figure 4-31 : Les différentes puces du masque 14nm FD-SOI utilisées pour la construction du modèle (échelle X10) et leurs positions respectives dans le champ du MPW. (1) Prolight, (2) FE_RX, (3) SIMS, (4) Promo, (5) ESDRF.

Des modèles PLS à 8 composantes avec un pixel de 50x50µm² ont été construits sur le PROLGHT, le SIMS et l’ESDRF puis testés sur chacune des cinq puces. Le tableau 4-5 présente les R² obtenus entre l’application du modèle et les mesures de référence pour chaque cas.

Puce DOE Puce CMOS ^Puce Analogique

Méthode SIMS FE_RX Prolight Promo ESDRF

Modèle SIMS 0.89 0.89 0.04 <0.01 0.30

Modèle Prolight 0.11 0.01 0.70 0.75 0.26

Modèle ESDRF 0.07 0.09 0.05 0.06 0.54

Tableau 4-5 : Résultats R² des différents modèles

On remarque que le modèle construit sur le Prolight ne s’applique correctement que sur les puces CMOS, que le modèle ESDRF ne s’applique qu’au design analogique et que le modèle SIMS n’est performant que pour les puces « DOE » (Design of Experiment ou Plan d’expérience) au sein desquelles plusieurs situations croisées sont représentées sans pour autant correspondre à des cas réellement existants sur un produit client.

Dans le cas de la puce ESD, le coefficient de corrélation est moins performant si on utilise le modèle PLS basé sur les données ESDRF que les autres modèles appliqués à leurs propres données de calibrage. Cela vient d’une des limites du modèle. En effet, le modèle PLS sur les densités de design ne prend en compte que la combinaison locale de densité entre les différents niveaux de l’empilement. Cela est dû à la méthode PLS qui construit un modèle à partir des corrélations point à point entre les densités de design et les mesures de topographie de calibration. Aucune donnée mécanique ou chimique spécifique aux matériaux et aux procédés utilisés (particulièrement la CMP dans ce cas) n’est prise en compte ici. Ainsi, des effets comme le dishing (cf. Chap. 3.3.4 « Modulation de la topographie ») ne peuvent pas être pris en compte dans le modèle. Ces effets apparaissent en effet dans des zones dans lesquelles la densité est uniforme, ce qui pour le modèle ne donnera qu’une seule valeur de topographie prédite.

Cette limite de la méthode PLS est facilement illustrée en appliquant le modèle Prolight avec un pixel de 50x50µm² (pour les designs CMOS) sur une chaine de contacts. Cette structure en maillons a déjà été utilisée précédemment pour montrer l’impact de la topographie sur le focus d’exposition (cf. Chap. 3.4). Sur la zone sélectionnée pour l’application du modèle (cf. Figure 4-32), se trouve à gauche les maillons sujets à un fort dishing (de l’ordre de 45nm) et l’environnement immédiat à droite qui est relativement plat est pris comme référence.

Figure 4-32 : Comparaison de la topographie mesurée et de la topographie modélisée dans les zones de fort dishing

Mesures Wyko sur les maillons Modèle PLS sur les maillons

T o p o g rap h ie mesu rée (n m) T o p o g rap h ie p réd ite (n m)

Le modèle surestime grandement la topographie dans la zone des maillons avec une vallée très abrupte plongeant à -64nm par rapport à la zone de référence soit une vallée profonde de près de 20nm de plus que la valeur fournie par la mesure. De plus, le modèle calculant point par point la topographie sans être influencée par le voisinage, la topographie prédite présente une marche de 60nm de topographie entre l’environnement des maillons et la structure de test alors que le dishing réellement présent sur la plaquette est plutôt parabolique avec une pente plus douce.

Cette limite du modèle peut être contournée en ajoutant une deuxième couche au modèle. Le modèle PLS serait alors calculé comme précédemment sur les densités du design puis un lissage serait appliqué par-dessus pour mieux représenter le dishing. Il s’agit ici d’une suggestion qui n’a pas été étudiée [77] faute de temps mais aussi car le modèle simple permet déjà d’obtenir de très bonnes performances en termes de prédiction.