6.2.1 Implémentation sur FPGA
Le Modèle 2b tel que décrit dans le CHAPITRE 4 a été implémenté par la société OPAL-RT sur FPGA [66]. Il a été utilisé dans le cadre de cette thèse sur un matériel identique à celui utilisé dans la section précédente (OP5030 + 1 OP7020 par convertisseur). Comme présenté à la Figure 4-8 l'implémentation de ce modèle sur FPGA est beaucoup plus simple que celle du modèle 2. Avec une fréquence de l'horloge du FPGA réglée à 200 MHz, le pas de calcul sur FPGA est de 500ns. Ce modèle a été développé en virgule fixe sur FPGA.
6.3 Validation du modèle de convertisseur sur FPGA
Ce modèle a d'abord été implémenté sur CPU pour réaliser la validation des étapes 1A, 2a et 2b. Les résultats étaient satisfaisants et ne sont pas présentés dans cette thèse car ils ne présentent pas d'intérêt particulier. L'étape 2c (utilisation du modèle FPGA et système de contrôle sur CPU) a été réalisée avec le même circuit test que celui utilisé à la section 6.1.2. Le principe de la plateforme de test est présenté à la Figure 6-16.
Figure 6-16: Etape 2c (voir section 4.1.2) de la validation du Modèle 2b implémenté sur FPGA L'outil de simulation Hypersim utilise l'analyse nodale classique (non modifiée et non augmentée). Cela a pour conséquence de modéliser les équivalents de Thévenin à l'aide d'équivalent de Norton. Cela n'a pas de conséquence en termes de nombre de nœuds électriques comparativement à celui présenté à la Figure 6-16. Cependant le schéma équivalent de demi bras d'un modèle 3 nécessite 2 nœuds électriques de plus que celui d'un modèle 2 (équivalent de Norton simple). Pour un convertisseur, la taille du système nodal à résoudre est donc augmenté de 2 [nœuds supplémentaires] * 6 [demi-bras] = 12 nœuds. Une augmentation du temps de calcul d'environ 1µs sur CPU a été observée. Le nombre de données échangées entre le CPU et le FPGA pour ce modèle est identique au nombre de données dans le cas du modèle 2.
Les mêmes cas tests utilisés pour la validation du modèle 2 ont été implémentés sur cette plateforme : séquence de démarrage avec le même séquencement qu'à la Figure 6-6 et défaut pôle-terre. Quelques résultats sont présentés ci-dessous. La référence EMTP est réalisée avec
AC Grid AC Grid Zn O Zn O Zn O Zn O Zn O Zn O Zn O Zn O Zn O Zn O Zn O CPU Modèle de demi-bras
Signaux vers CPU: 12 Vmmc + 120 Vc Signaux depuis CPU:
6 Iarm
Signaux depuis contrôle: 120 impulsions
PCI/E communication bus
FPGA Modèle de contrôle commande CPU Modèle de convertisseur t =0.5µs + + + + + + + + + + + +
Acquisition des données synchronisées sur le pas de temps CPU
Pas de temps CPU : 30-15µs Résolution nodale +
modèle : 4- 15 µs
Gestion des E/S
un modèle 2 étant simulé avec le même pas de temps (25µs). Les convertisseurs ont 20 sous- modules par demi-bras. Il n'a pas été possible de faire des comparaisons avec EMTP pour des convertisseurs présentant un grand nombre de niveaux car l'algorithme BCA utilisé à la section 6.1.3 n'était pas disponible sur cette implémentation FPGA.
Figure 6-17: Tension pôle-terre – Modèle 2b sur FPGA
Figure 6-18: Courant du demi-bras supérieur phase a – Modèle 2b sur FPGA
Des différences entre sur le courant de demi-bras peuvent être notées. Elles apparaissent pour des valeurs faibles du courant. Ces différences proviennent de la représentation en virgule fixe du modèle sur le FPGA comme décrit dans la section 6.1.1.
EMTP Hypersim
EMTP Hypersim
Le comportement du modèle est également validé lors d'un défaut pôle-terre comme montré à la Figure 6-19.
Figure 6-19: Tension pôle-terre du pôle sain – Modèle 2b sur FPGA
Le même modèle de demi-bras a été développé sur CPU. Les équations de calcul des tensions des capacités sont ainsi résolues sur le même CPU que celui utilisé pour l'analyse nodale. Les temps d'exécution des deux solutions sont présentés à la Figure 6-20. Comme prévu, le temps d'exécution de la solution basée sur FPGA est plus petit que celui de la solution basée uniquement sur CPU. De plus, ce temps d'exécution va rester constant pour la solution FPGA quel que soit le nombre de niveaux modélisés. On peut remarquer que pour certains pas de calcul, le temps d'exécution de la solution CPU dépasse le pas de temps de 25µs.
a) b)
Figure 6-20: Temps d'exécution : Modèle 2b sur FPGA (a) ou sur CPU (b)
Il faut noter que les temps d'exécution présentés ici n'incluent pas les temps de communication CPU/FPGA. Ce sont uniquement les temps d'exécution des tâches calculées sur le CPU où la résolution nodale du convertisseur se trouve. Dans les deux cas présentés ci-dessus, le système de contrôle a été placé sur ce CPU également pour limiter les pas de temps de décalage entre contrôle et puissance.
EMTP Hypersim
6.4 Conclusions
Les deux modèles MMC développés sur FPGA ont été intégrés à une plateforme de simulation temps réel. Ces deux modèles prennent en compte le mode bloqué. Ils ont donné des résultats satisfaisants en termes de précision et de temps de calcul.
Le Modèle 2b sur FPGA présente les inconvénients suivants :
Limitation de validité présentée à la section 3.2.5. Cette limitation n'est pas jugée bloquante pour une utilisation dans un contexte industriel,
Plus de nœuds électriques dans le schéma électrique du convertisseur. Ce nombre de nœuds supplémentaires induit une augmentation du temps d'exécution étant donné que la taille de la matrice nodale à résoudre est plus grande. Cette augmentation du temps de calcul est d'environ 1µs.
Le modèle 2 sur FPGA présente les inconvénients suivants :
Modèle plus complexe à implémenter sur FPGA et qui exige donc plus de ressources sur le FPGA. Ainsi un FPGA ne peut pas modéliser plus d'un convertisseur à 501 niveaux avec BCA intégré.
Moins de flexibilité dans la modélisation des diodes (RON/ROFF uniquement)
Leur précision a été validée à l'aide du Modèle 2 dans EMTP qui a été lui-même validé à l'aide de mesures. Ces travaux vont permettre de raccorder des répliques de contrôle commande industrielles à des simulateurs temps réel. Cette première application sera réalisée dans le cadre du projet européen BEST PATHS [67].