CHAPITRE 4 BUDGET THERMIQUE
4.2 Méthodologie
4.2.1 Rôle des laboratoires impliqués
Depuis plusieurs années, le CRHEA possède une expertise dans la réalisatio n d’hétérostructures AlGaN/GaN sur Si par la technique de croissance NH3-MBE [96]. Cette
expertise est valorisée par des performances intéressantes obtenues sur des transistors HEMTs GaN issus de ces procédés, à la fois en RF et en puissance [94, 260, 261]. Le présent projet requiert également un savoir-faire en matière de microfabrication, pour la préparation de plateformes Si compatibles CMOS sur lesquelles les hétérostructures seront fabriquées : réalisation de masques diélectriques, gravures, recuits, etc. Pour ces étapes, nous nous sommes appuyés sur la centrale technologique du 3IT à laquelle le LN2 a accès. Comme mentionné précédemment, le LN2 a développé un procédé NMOS à visée pédagogique (§3.5.1), que nous utiliserons lors d’une première phase de validation de la méthodologie d’intégration choisie. Enfin, l’implication de l’ELEN (UCL) nous a permis d’avoir accès à un procédé CMOS/SOI plus stable, offrant des possibilités supplémentaires en termes d’applications pour des circuits GaN sur CMOS (§3.5.4).
4.2.2 Travaux antérieurs
En 2013, la co-intégration GaN sur CMOS est une thématique relativement nouvelle au sein de ces laboratoires, bien que le CRHEA ait commencé à s’y intéresser dès 2004 à travers la croissance de nitrures sur substrat Si(100) massif (§2.2.3), tout comme d’autres laboratoires de croissance dans cette période [80, 262]. Cependant, les difficultés rencontrées lors de ces études ont conduit à l’utilisation de substrats (100) désorientés (off-axis), non compatibles CMOS. Comme mentionné précédemment, le problème de l’orientation est contourné par l’utilisation de SOIs ou encore par les techniques de report de couches minces [245, 263]. De plus, même en disposant d’un procédé permettant de faire croître facilement des hétérostruct ures AlGaN/GaN sur Si(100) nominal, plusieurs difficultés liées à la dégradation des zones CMOS Si et HEMTs GaN pendant leurs étapes de procédé respectives subsistent (Tableau 4.1).
Approche CMOS-last [241, 255-258]
Approche CMOS-first [251, 252, 254]
Dégradation de la surface Si pendant la croissance
→ Épitaxie sélective + couches de protection ?
Dégradation de l'interface MOS Si – SiO2
pendant la croissance des nitrures → Traitement de l'interface post-croissance ?
Contamination des zones CMOS Si vers les zones HEMT GaN pendant la croissance (ex : par les couches de protection, le substrat)
→ Barrières de diffusion entre les zones ? Réduire le budget thermique de la croissance ?
Délamination des nitrures sur les zones CMOS Si
→ Limiter l’épaisseur de l’hétérostructure ? Augmenter la sélectivité de la croissance ? Réduire la
température de croissance ?
Dégradation de la surface GaN pendant le procédé CMOS
→ Couches de protection sur les hétérostructures + réduction du budget
thermique du procédé CMOS ?
Contamination de l'environnement de croissance vers les zones CMOS ? → Couches de protection encapsulant les zones
CMOS ?
…
Dégradation du fonctionnement des MOSFETs due à la diffusion des dopants dans les zones
CMOS pendant la croissance
→ Réduire le budget thermique de la croissance ?
Tableau 4.1 – Difficultés soulevées dans les travaux publiés depuis 2009 concernant la co- intégration par l’épitaxie de composants HEMTs GaN sur CMOS Si.
La technique NH3-MBE a été appliquée à la co-intégration de composants GaN et MOS
par Chyurlia et al dans une approche CMOS-last, et sur l’orientation (111) (Tableau 4.1). Cette approche est justifiée par le fait que des températures élevées (> 900 °C) sont requises pour la croissance d’hétérostructures AlGaN/GaN par NH3-MBE ou par MOCVD, tandis que le budget
thermique des procédés CMOS est constamment diminué, pour des raisons de miniaturisa t io n (§3.4.1) [203]. Ceci est un avantage pour les industriels disposant de technologies CMOS avancées, donc à plus faible budget thermique, car les surfaces GaN sont en principe relativement stables en-deçà de 900 °C, et peuvent être stabilisées jusqu’à 950 °C par une couche d’encapsulation adéquate [256]. Cependant, le recours à la technique de croissance privilé giée par l’industrie, la MOCVD, plutôt qu’aux techniques MBE, est plus vraisemblable pour cette approche (§2.2). De plus, des précautions supplémentaires sont nécessaires quant à l’introduction de matériaux III-N dans la ligne de production CMOS [83].
Figure 4.1 – Exemple de plateforme pour la co-intégration CMOS-last de HEMTs GaN et de circuits CMOS sur substrat SOI (étudiée par IBM) [258].
L’industriel IBM développe une approche similaire sur SOI 200 mm (Figure 4.1) [258]. La principale difficulté réside alors dans la prévention de la contamination entre les zones CMOS et les zones HEMTs GaN, étant donné que la diffusion est fortement améliorée au-delà de 950 °C, alors que la température de croissance pour une hétérostructure AlGaN/GaN fabriquée par MOCVD est typiquement supérieure à 1000 °C. Soulignons que les restrictio ns en matière de contamination sont d’autant plus drastiques que la technologie CMOS mise en œuvre est avancée [228]. En revanche, la croissance GaN par MOCVD offre une sélectivité
importante6, qui permet de prévenir la courbure du substrat7 et la délamination des nitrures
déposés sur la couche de protection, d’autant plus que les zones HEMT GaN sont minorita ires par rapport aux circuits CMOS, représentant environ 90 % de la surface. Au contraire, Chyurlia et al observent une délamination spontanée des nitrures avec la couche de protection après refroidissement, car la sélectivité en MBE est inexistante pour ces hétérostructures, et les zones HEMTs GaN sont relativement étendues sur leurs échantillons [255]. Le procédé de retrait des nitrures sur les zones CMOS – reposant sur une immersion dans HF – s’apparente alors à un soulèvement (lift-off) comme celui utilisé pour la métallisation de contacts avec une résine (Annexe A). À travers ces travaux, nous notons que le fait de travailler avec des températures de croissance élevées génère de nombreuses incertitudes, en termes de contamination, et complique le processus d’intégration avec la nécessité d’introduire des barrières de diffusio n multiples puis de réaliser des études statistiques afin de vérifier l’absence de contamination sur l’ensemble du substrat. Les fonderies CMOS sont donc réticentes à introduire de tels substrats dans leurs lignes de production. C’est pourquoi l’industriel Raytheon mise sur le développement d’une approche CMOS-first, dans laquelle les premières étapes critiques de la fabrication des CMOS sont faites sur un substrat vierge, c’est-à-dire non contaminé et non courbé. Les efforts se reportent alors essentiellement sur le budget thermique de la croissance des hétérostruct ures AlGaN/GaN, qui a donc lieu entre le FEOL et le BEOL du CMOS. Grâce à la technique PAMBE, un budget thermique d’environ 6,5 heures à 750 °C sous plasma N2 a été mis au point,
et s’avère efficace pour limiter les phénomènes de diffusion indésirables (extension des zones S/D, contaminations de la couche tampon, etc.) [60, 251, 264]. De plus, en dépit d’une épitaxie non sélective, la délamination des nitrures sur les couches de protection n’est pas observée, ce qui facilite leur retrait de façon contrôlée et pourrait être un autre bénéfice de la réduction des températures de croissance. Enfin, une simple couche SiO2 déposée par PECVD est utilisée pour
la protection des dispositifs CMOS, ce qui ne semble pas poser de problème ni pour les MOSFETs Si ni pour les propriétés d’isolation des couches GaN.
6Dans cette référence (Figure 4.1), une couche de 50 nm d’épaisseur est déposée sur le masque (SiO2) pour une
hétérostructure AlGaN/GaN épitaxiée sur Si de 1,5 µm d’épaisseur.
7 Dans cette référence (Figure 4.1), la flèche est limitée à 90 µm pour une plaque CMOS/SOI 65 nm présentant
4.2.3 Description du projet
En tant que laboratoires de recherche, extérieurs à l’industrie CMOS, nous pensons en effet qu’il sera difficile de convaincre un industriel d’intégrer ses circuits sur une plateforme GaN. De plus, comme mentionné ci-dessus, l’approche a déjà été explorée par la technique NH3-
MBE, et la tendance actuelle consiste à privilégier la MOCVD dans ce cas. En revanche, dans l’approche CMOS-first, l’utilisation de la MOCVD est exclue en raison de son budget thermiq ue élevé, modifiant significativement les régions actives dopées constituant le CMOS [251]. Par ailleurs, il semble que la technique NH3-MBE soit plus à même de produire des couches tampons
isolantes, sans ajout d’impuretés compensatrices (ex : C, Fe, etc.) par rapport à la PAMBE. Pour ces différentes raisons, nous proposons la co-intégration CMOS-first de HEMTs GaN réalisés par NH3-MBE. Dans cette perspective, le budget thermique lié à la croissance des
hétérostructures AlGaN/GaN doit être minimisé, tout en conservant des caractéristiq ues électriques satisfaisantes sur les HEMTs GaN issus de ces hétérostructures. Ce développement, qui n’avait pas été réalisé dans le cadre des travaux antérieurs, est en réalité nécessaire quelle que soit l’approche envisagée (Tableau 4.1). Même si certains auteurs avancent que la densité d’états d’interface ne fait plus vraiment partie des principaux facteurs limitant – notamme nt pour la fiabilité – des circuits CMOS fortement submicroniques [78], dans un souci de convaincre plus facilement les industriels, et parce que la co-intégration ne concerne pas nécessairement ces technologies, nous privilégions un substrat SOI dont une des deux orientations est (100). Cependant, en raison de la plus faible disponibilité et du coût plus élevé de ces substrats, nous avons dans un premier temps travaillé sur Si(110), qui représente un meilleur compromis que (111) par rapport à (100) en termes de mobilité des porteurs (§3.5.4), et pourrait donc convenir pour certaines applications à bas coût (ex : électronique de puissance) [265]. Dans ce scénario, le principal inconvénient vu par un industriel est la nécessité de reconfigurer la ligne de production, car pour de nombreux procédés, les paramètres (vitesses d’oxydation ou de gravure, énergies d’implantation, etc.) sont dépendants de l’orientation [69]. Par conséquent, dans le scénario d’intégration sur Si(110), les coûts de développement (NRE) sont susceptibles d’être significativement accrus vis-à-vis de l’approche de co-intégration sur SOI (§3.6). Le budget thermique de la croissance NH3-MBE étant défini, il sera nécessaire de
(§4.4) et, d’autre part l’impact des couches de protection sur les dispositifs fabriqués
(délamination, contamination, dégradation de la surface, etc.) (§5.3).