Ligne ` a retard simple

Apr`es avoir introduit quelques notions sur les composants FPGA ainsi que les composants num´eriques employ´es dans le design de nos lignes `a retard, nous pr´esentons leurs r´ealisations exp´erimentales. Nous expliquons ´egalement de quelle mani`ere nous ´emulons la dimension spatiale de nos syst`emes RC dans le retard temporel τD ainsi g´en´er´e.

3.1.2.1 R´ealisation exp´erimentale

Le d´eveloppement de la ligne `a retard simple repose directement sur l’utilisa- tion d’une m´emoire FIFO. Son principal objectif est de cr´eer un retard temporel τD entre le signal d’entr´ee et le signal de sortie sans aucune autre modification

(notamment sur l’amplitude du signal). La (figure 3.5) illustre le principe de fonc-

Figure 3.5 – Sch´ema de principe d’une ligne `a retard simple constitu´ee d’une seule m´emoire FIFO.

tionnement d’une ligne `a retard simple, utilisant une seule m´emoire FIFO. Le re- tard τD se calcule suivant l’´equation (3.2). En fonction des configurations utilis´ees

dans nos d´emonstrateurs, le retard τD est de 238 µs ou 32.4 µs, respectivement

pour le syst`eme RC en longueur d’onde ou en intensit´e. En pratique, nous avons choisi d’utiliser une m´emoire FIFO de 16384 cases m´emoires pour le syst`eme RC en longueur d’onde, ce qui nous permet de travailler avec une fr´equence du sig- nal fF IF O ´egale `a 41 MHz, suffisamment importante pour respecter les conditions

de Shannon, et suffisamment basse pour ˆetre g´en´er´ee `a l’aide d’une simple GBF (G´en´erateur Basse Fr´equence). Pour le syst`eme RC en intensit´e, nous travaillons avec une m´emoire FIFO de 1606 cases m´emoires synchronis´ees `a une fr´equence de 50 MHz.

Le signal d’horloge d´elivr´e par un GBF nous permet d’ajuster la valeur du retard τD en temps r´eel et ainsi d’obtenir de nouveaux r´egimes dynamiques (adressage

asynchrone des nœuds virtuels [84]) tr`es facilement. Cependant, pour simplifier nos r´ealisations exp´erimentales, le syst`eme RC opto-´electronique en intensit´e utilise la fr´equence fixe d’un quartz de fr´equence `a 50 MHz, connect´e directement au circuit FPGA.

mani`eres (r´eponse impulsionnelle, r´eponse `a un ´echelon, . . . ). Nous avons choisi de caract´eriser nos lignes `a retards `a travers leurs r´eponses impulsionnelles car celles-ci donnent plus d’informations, entre autre sur la bande passante analogique de l’ensemble de la ligne `a retard r´ealis´ee par le circuit FPGA, en incluant les convertisseurs analogique num´erique et num´erique analogique.

3.1.2.2 R´eponse impulsionnelle

La r´eponse impulsionnelle, th´eoriquement repr´esent´ee par une distribution de Dirac δ(t), n’est pas un signal physique. Nous utilisons un syst`eme exp´erimental commun´ement appel´e FIR pour Finite Impulse Response, souvent r´ealis´e et ´etudi´e car c’est une m´ethode simple pour analyser le comportement dynamique d’un syst`eme physique. L’impulsion fournie `a l’entr´ee du syst`eme lin´eaire sera diff´erente

Figure 3.6 – Illustration des signaux exp´erimentaux utilis´es dans le cadre d’une r´eponse impulsionnelle. a) Fonction porte ; b) r´eponse impulsionnelle

.

en sortie et repr´esente les caract´eristiques propres au syst`eme. Pour r´ealiser ce fil- trage FIR, nous utilisons une fonction porte, not´ee Pdt(t), g´en´er´ee par un g´en´erateur

basse fr´equence d´elivrant une impulsion finie d’amplitude normalis´ee ´egale `a 1 et de largeur dt, illustr´ee sur la (figure 3.6a). La forme typique d’une r´eponse impul- sionnelle, not´ee F IR(t), du syst`eme dynamique r´egi par une dynamique passe-bas du premier ordre est illustr´ee sur la (figure 3.6b). Dans nos travaux, les filtres anti-repliements sont d’ordres ´elev´e, n´eanmoins l’allure globale de F IR(t) est la mˆeme, sauf dans le cas d’une ligne `a retards multiples. Ce cas est d´evelopp´e au paragraphe 3.1.3.2. La largeur dt de la fonction porte est plus petite que le temps de r´eponse du syst`eme physique, en l’occurrence la constante de temps τ . La figure (3.7) montre un exemple de FIR exp´erimentale pour une ligne `a retard num´erique (1 seul nœud virtuel) ayant une valeur de retard τD de 10 µs. La fonction porte

(signal bleu) a une largeur dt de 10 µs et la r´eponse du syst`eme dynamique ´etudi´e est la courbe verte. On remarque graphiquement les effets du filtrage d’ordre ´elev´e

Figure 3.7 – R´eponse impulsionnelle d’une ligne `a retard simple (1 noeud virtuel.

avec une r´eponse impulsionnelle plus liss´ee que la courbe th´eorique illustr´ee sur la (figure 3.6b).

3.1.2.3 Accordabilit´e du retard

Bien que l’on travaille avec un retard τD fixe, la ligne `a retard simple peut ˆetre

ajust´ee, si besoin est, en temps r´eel `a l’aide du signal d’horloge fF IF O synchro-

nisant les m´emoires FIFO. Lors de nos exp´eriences, nous avons utilis´e un signal d’horloge allant de 1 MHz `a 80 MHz. Ces deux limites sont respectivement dues `a l’´electronique num´erique de la carte FPGA et `a la fr´equence maximale d´elivrable par notre GBF. Pour simplifier la r´ealisation exp´erimentale des lignes `a retard, les signaux d’horloges des CAN et CNA sont communs au signal fF IF O. Nous

nous sommes limit´es `a une fr´equence basse de 1 MHz pour respecter les conditions de Shannon. La (figure 3.8) correspond au retard temporel τD th´eorique d’apr`es

l’´equation (3.2) (ligne continue). Le fonctionnement de cette ligne `a retard a ´et´e valid´e exp´erimentalement (mesures en croix). Elle a ´et´e utilis´ee pour le syst`eme RC opto-´electronique en longueur d’onde.