L’analyseur de réseaux et les sondes RF

IV.1.3. L’opération d’épluchage ... 105

IV.2. Paramètres électriques étudiés ... 106

IV.2.1. Le facteur de qualité Q et la valeur du pic Q

max

... 106

IV.2.2. La fréquence de coupure F

c

... 107

IV.2.3. La valeur de l’inductance série L

s

... 107

IV.2.4. La valeur de la résistance série R

s

... 107

IV.3. Analyse des résultats de mesure et des plans d’expériences... 107

IV.3.1. Inductances avec inserts métalliques au centre des spires ... 107

IV.3.2. Inductances avec inserts métalliques sous les spires ... 111

IV.3.3. Inductances avec inserts métalliques autour des spires ... 115

IV.4. Discussion des résultats ... 117

V. Conclusion ... 120

VI. References... 121

I. INTRODUCTION

Pour répondre à l’augmentation constante de la densité d’intégration des composants actifs

dans les circuits intégrés, les niveaux d’interconnexions ont connu ces dernières années, des évolutions

technologiques conséquentes, comme nous le verrons dans la première partie de ce chapitre. Parmi

elles, un changement fondamental du BEOL a été l’introduction du Cuivre (en remplacement de

l’Aluminium), mais dont l’intégration a été retardée par le développement d’un procédé de fabrication

dit : le procédé Cuivre Damascène. Cette technique de fabrication s’est alors révélée critique, tant pour

les interconnexions servant à l’alimentation des transistors et au signal d’horloge, que pour les

inductances intégrées situées aux derniers niveaux de métallisations. En effet, l’étape de Polissage

Mécano-Chimique (PMC) du Cuivre, imposée par l’architecture Damascène, s’est montrée sensible

aux variations locales de densité de métallisations.

Pour répondre à ces contraintes de fabrication, des règles de densité ont donc été introduites

pour les différents niveaux métalliques du BEOL. Mais si ces dernières sont faciles à mettre en œuvre

pour les interconnexions, elles le sont beaucoup moins pour les inductances intégrées. En effet,

l’impact des inserts métalliques sur les performances RF de ce composant étant alors mal connu selon

les zones intérieures et extérieures de l’inductance. Des règles de densités spécifiques ont donc été

instaurées, de façon plus ou moins empirique, afin de ne pas dégrader les performances de ce dispositif

RF.

Mais, comme nous le verrons, ces dernières sont souvent synonymes de consommation de

surface de silicium et de plus en plus difficiles à mettre en œuvre en technologies avancées (CMOS

45 nm et CMOS 32 nm). En effet, le renchérissement de la surface de silicium a conduit à mettre en

cause cette approche qui élude la difficulté à gérer l’inductance, par l’utilisation d’une zone tampon.

Ainsi, l’évaluation de nouvelles règles de densité pour les inductances s’avère-t-elle aujourd’hui

nécessaire si on veut se rapprocher de celles utilisées pour intégrer les fonctions digitales.

Des premiers travaux de recherche ont été réalisés afin d’évaluer l’impact des « dummies »

sur les performances RF des inductances [Chang02], [Khun02], [Detch03], [Chang04], [Sun06],

[Tiem06], [Naan07a], [Naan07b]. Mais la définition d’une gestion claire et efficace des inserts

métalliques à l’échelle du composant ainsi qu’une interprétation des paramètres influents sont

aujourd’hui absents dans la littérature.

L’objectif de ce chapitre est donc de définir à partir de structures de tests, de caractérisations

RF et d’analyse de plans d’expériences, une stratégie de gestion des inserts métalliques pour les

inductances intégrées. Nous verrons comment ces nouvelles règles de densité (inserts au centre, sous

les spires et autour des spires) vont permettre de rendre le composant compatible aux règles de densité

de métallisation des interconnexions digitales, et cela sans dégrader ses performances RF.

II. INTEGRATION D’INTERCONNEXIONS EN ARCHITECTURE

CUIVRE DAMASCENE DANS LES CIRCUITS INTEGRES

Constituées de réseaux de lignes métalliques isolées entre elles par un matériau diélectrique,

Figure II-1, le rôle des interconnexions est d’assurer la distribution des signaux électriques aux

composants actifs des circuits. C’est seulement à partir des années 90 qu’elles seront pour la première

fois, utilisées pour la fabrication d’inductances intégrées sur silicium [Nguyen90]. L’augmentation de

la densité d’intégration et l’optimisation des paramètres électriques des lignes ont conduit à les

hiérarchiser en 3 groupes:

Les interconnexions locales, situées aux niveaux métalliques 1 et 2. Elles ont pour rôle de

connecter les transistors dans un module logique ou analogique. Elles sont courtes (de l’ordre de 10 à

15 fois la longueur de grille des transistors), la miniaturisation les rendant de plus en plus courtes et

plus denses.

Les interconnexions intermédiaires, situées du niveau 3 au niveau 5. Ces lignes de

longueur moyenne (quelques mm) sont quant à elles utilisées pour faire les connexions dans un bloc

isochrone formé par plusieurs modules logiques et distribuer le signal d’horloge.

Et enfin, les interconnexions globales, situées au niveau 6 et les suivants. Ces lignes

longues (plusieurs dizaines de mm) peuvent traverser une puce sur toute sa largeur. Elles regroupent

des lignes de bus, d’alimentation ou d’horloge. Plus épaisses et plus larges que les lignes des niveaux

inférieurs, les phénomènes de propagation doivent être pris en compte dans leur modélisation.

Ces interconnexions peuvent ainsi être développées jusqu’à 10 niveaux de métallisations

pour la technologie CMOS 90 nm [Edel04] et jusqu’à 12 niveaux de métallisations en 32 nm.

Figure II-1 : Coupe transversale d’un circuit à 6 niveaux d’interconnexions en technologie CMOS 90 nm (image

réalisée par microscopie électronique à balayage) [ST].

II.1. De l’aluminium au cuivre damascène

Jusqu’aux technologies 250 nm, les interconnexions étaient constituées de lignes

conductrices d’aluminium, isolées par du dioxyde de silicium. Mais la complexité croissante des

interconnexions, liée à la réduction des dimensions du transistor, a entraîné une forte augmentation du

temps de propagation du signal (somme du temps de commutation des transistors et du retard

accumulé dans les interconnexions). Le retard lié aux interconnexions, devenu alors prépondérant, a

limité fortement le temps de réponse d’un circuit intégré [Bohr95].

II.1.1. Le retard induit par les interconnexions

Pour les interconnexions courtes (dont la longueur est inférieure à quelques fractions de la

longueur d’onde λ), et de section faible (pour laquelle les pertes résistives sont dominantes),

l’interconnexion peut être modélisée comme une cellule RC présentant un retard τ proportionnel en

première approximation au produit RC, Eq. II-1 :

ταR⋅C Eq. II-1

où R est la résistance de la ligne et C la capacité équivalente du diélectrique d’isolation

interlignes.

La résistance R d’une ligne de longueur l

T

, de largeur w, de hauteur t est alors définie par la

relation donnée en Eq. II-2 en fonction de la résistivité ρ du métal, Figure II-2.

w

t

l

R

T

⋅

⋅

=ρ Eq. II-2

Quant à la capacité parasite C, elle comprend à la fois la capacité entre les lignes de deux

niveaux successifs, C

inter

, mais aussi de la capacité entre les lignes d’un même niveau, C

intra

, Figure

II-2.

inter T 0 inter

d

w

l

C _{= ⋅} ⋅

r

ε

ε Eq. II-3

intra T 0 intra

d

t

l

C _{= ⋅} ⋅

r

ε

ε Eq. II-4

Où ε

r

et ε

0

sont respectivement la permittivité relative du diélectrique et la permittivité du

vide.

Il faut cependant noter qu’un tel modèle n’est plus valable pour les lignes plus longues, pour

lesquelles les phénomènes inductifs et les effets de propagation du signal doivent être pris en compte

aux fréquences élevées [Deut97].

Figure II-2 : Représentation schématique de deux niveaux d’interconnexions entourées d’un

matériau diélectrique. Les capacités parasites qui s’établissent entre les lignes au sein d’un

même niveau et entre deux niveaux sont respectivement C

_intra

et C

_inter

.

La réduction du temps de propagation du signal dans les interconnexions a nécessité

l’intégration de matériaux diélectriques à faible permittivité pour les couches de diélectriques

inter-métaux [Cherault06] et de matériaux moins résistifs pour les niveaux métalliques.

II.1.2. Les avantages de la technologie cuivre

A partir de la technologie 130 nm, le cuivre dont la résistivité ρ

Cu

est égale à 1.8 µΩ.cm a

remplacé l’aluminium de résistivité ρ

Al

égale à 2.65 µΩ.cm pour la réalisation des niveaux

métalliques. Les premiers circuits intégrés de type CMOS, comprenant 6 niveaux de métallisation en

cuivre, datent en effet de 1997 [Edel97, Venka97]. Cette intégration du cuivre dans le procédé de

fabrication, a ainsi permis de réduire de 39 % la résistance linéique des interconnexions, comme

l’illustre la Figure II-3, induisant une diminution proche de 40% du temps de réponse des

interconnexions [Stam98].

Figure II-3 : Résistance linéique de l’interconnexion en fonction de sa largeur

(épaisseur e= 400 nm, ρ

Al

=2.65 µΩ.cm, ρ

Cu

=1 8 µΩ.cm) [Arnal02].

De plus, c’est un matériau qui possède une meilleure tenue à l’électromigration, due à une

énergie d’activation du cuivre plus élevée que celle de l’aluminium, [Berg01]. La Figure II-4 montre

en effet une durée de vie de l’interconnexion Cu/SiO

2

supérieure d’une décade à l’interconnexion

AlCu/SiO

2

.

Figure II-4 : Durées de vie des métallisations Cu et Al Cu testées en électromigration [Arnal02].

II.1.3. Les défis de l’intégration du cuivre : l’architecture damascène

Malgré tous ces avantages, le cuivre a présenté plusieurs inconvénients qui ont retardé son

intégration dans les procédés de fabrication des interconnexions.

La première difficulté réside dans le fait qu’il n’existe aucun procédé de fabrication capable

de le graver contrairement à l’aluminium. En effet, les composés du cuivre engendrés durant l’étape de

gravure par plasma ne sont pas suffisamment volatils [Steig95]. Cette contrainte d’intégration a par

conséquent imposé un important changement d’assemblage des procédés de réalisation du cuivre par

rapport à l’aluminium.

Ainsi, le principe de la technologie aluminium qui consiste à réaliser des lignes

d’interconnexions par gravure ionique réactive de l’aluminium (RIE) après dépôt de celui-ci, Figure

II-5, est diamétralement opposé à celui imposé par la technologie cuivre. Les lignes d’interconnexions

en cuivre doivent en effet être réalisées par Polissage Mécano-Chimique (PMC) après dépôt

électrolytique du cuivre, Figure II-6. On parle alors de technologie « Damascène » en référence à une

technique de décoration utilisée dans l’antiquité dans la ville de Damas en Syrie qui consistait à

remplir d’or les motifs gravés sur les parois des objets.

Figure II-5 : Schéma de l’architecture

aluminium obtenue par gravure RIE.

Figure II-6 : Schéma de l’architecture cuivre dite « damascène »

obtenue par PMC du métal en excès déposé par electroplating.

Un autre inconvénient du cuivre est qu’il présente une vitesse de diffusion dans le silicium

très élevée, et devient une impureté capable de créer des niveaux profonds dans la bande interdite du

silicium. Il s’avère alors tueur pour les dispositifs à semi-conducteurs [Ino00]. Ainsi, afin d’éviter sa

diffusion dans l’isolant intermétallique, le cuivre doit être encapsulé par des matériaux barrières à sa

diffusion. Le Tableau II-1 donne les propriétés des barrières de diffusion les plus utilisées, de type

conductrices ou isolantes [Mot00]. C’est aussi pour cette raison que les plots de contact entre les

transistors et le premier niveau de métal en cuivre sont réalisés en tungstène.

Barrières conductrices Barrières isolantes

Composé Résistivité (µm.cm) Composé Permittivité relative ε

_r

TiN 120 Si

₃

N

₄

6.8

TaN 248 SiC 4 - 4.9

Tableau II-1: Propriétés de quelques matériaux barrières à la diffusion du cuivre. (Résistivité du TaN déposé

par PVD et le Ti/TiN par CVD) [Mot00]

Pour les technologies utilisées dans cette thèse, une barrière diélectrique de Si

3

N

4

servant de

couche d’arrêt de la gravure est déposée avant le film diélectrique d’isolation des interconnexions.

Une couche d’accroche en TaN suivie de la barrière de diffusion en Ta, sont déposées avant le dépôt

électrolytique du cuivre des vias et des lignes, Figure II-7

Enfin, un inconvénient du cuivre est sa capacité à s’oxyder à l’air ambiant, difficulté

rencontrée pour la connexion du circuit intégré après le dépôt de passivation et l’ouverture des plots de

connexions, dits « pad » réalisés alors en cuivre. La solution adoptée a été d’ajouter un niveau de

métallisation en aluminium, appelé «alucap», avant le dépôt de la couche de passivation, puis ouvrir la

passivation au niveau des « pads» en aluminium. On offre ainsi un meilleur contact électrique que des

pads en cuivre. [Hotch02]-[Tran00]

Cette oxydation du cuivre qui, à première vue, apparaissait comme un inconvénient s’est

avérée un avantage pour la réalisation d’inductances intégrées. Ce niveau de métallisation

supplémentaire dédié initialement aux « pads » de connexion a été utilisé comme une métallisation

supplémentaire, et permet une diminution de la résistance série des spires de l’inductance [Groves99].

II.2. Les étapes de fabrication des procédés cuivre « double » et « simple »

damascène

II.2.1. Principe général

Le principe de fabrication d’une ligne ou d’un via selon l’architecture damascène consiste

tout d’abord à graver une tranchée dans le diélectrique, puis à la remplir de métal, et enfin à polir

l’excès de matière de manière à ne laisser qu’une ligne métallique dans le diélectrique, Figure II-7.

Figure II-7: Schéma du principe de fabrication selon l’architecture damascène.

II.2.2. Description de l’architecture double damascène pour les bas niveaux

Pour les niveaux les plus bas (hormis le niveau 1 comme expliqué précédemment),

l’architecture utilisée est l’architecture double damascène. Dans ce cas, le remplissage des vias et des

lignes s’effectue simultanément. L’avantage d’une telle technique de fabrication par rapport à celle du

simple damascène qui va être exposée ci-après, réside dans le gain de plusieurs étapes de fabrication

dont une étape de dépôt de cuivre et une étape de polissage du cuivre.

D’autre part, c’est le schéma « via first » pour lequel le via est gravé le premier qui a été

adopté par opposition à la technique « trench first » (pour laquelle la ligne est gravée avant le via),

Figure II-8. Il permet d’éviter les courts circuits des lignes par le via ou un mauvais contact électrique

entre la ligne et le via, en cas de désalignement des masques de photolithographie.

Figure II-8: Schéma du principe de fabrication selon l’architecture double damascène, « via first ».

II.2.3. Description de l’architecture simple damascène pour le niveau optionnel en

cuivre épais

Au niveau métallique M1, pour des raisons de risques de contamination du silicium par le

cuivre, mais surtout pour les lignes des niveaux plus épais (3 µm), dit option cuivre épais,

l’architecture utilisée est l’architecture simple damascène, Figure II-9. Dans ce cas, la fabrication se

fait en deux étapes : la fabrication du via, suivie de la fabrication de la ligne.

Figure II-9: Schéma du principe de fabrication selon l’architecture simple damascène.

II.3. Le polissage mécano-chimique du cuivre : une étape critique

La planéité d’une surface est une caractéristique essentielle pour réussir l’empilement des

nombreux niveaux de métallisation. Une topologie de surface pourrait engendrer des difficultés de

photolithographie liées à la profondeur de champ, mais aussi avoir des conséquences électriques

importantes telles que des courts-circuits entre les lignes voisines et des variations d’épaisseurs des

interconnexions, comme nous allons le voir par la suite. Dans le procédé de fabrication des circuits

intégrés, seules les étapes de polissage du cuivre, et des diélectriques garantissent cette planéité.

II.3.1. Principe général

Son principe consiste à polir chimiquement et mécaniquement une plaque de silicium, dite

« wafer », sur un tissu de polissage poreux appelé « pad ». Pour cela, on utilise un plateau tournant sur

lequel le tissu est fixé. Le wafer est maintenu sur le porte-« wafer » qui réalise deux mouvements

distincts : une rotation sur lui-même dans le sens inverse du plateau et un balayage. Entre la plaque et

le tissu, un liquide abrasif et visqueux, appelé « slurry», est déposé et permet de polir, par action

mécanique et chimique, les différents matériaux déposés pour la fabrication des interconnexions,

Figure II-10.

Figure II-10 : Schéma de principe du Polissage Mécano-Chimique PMC.

II.3.2. Sa criticité : trois étapes spécifiques

La complexité de cette étape du procédé de fabrication réside dans le fait que les

interconnexions nécessitent à la fois le polissage de trois matériaux aux propriétés mécaniques et

physiques différentes (le cuivre Cu, les barrières de diffusion en TaN/Ta, et le diélectrique SiO

2

) mais

aussi l’utilisation de deux abrasifs de composition différentes.

Le polissage des lignes d’interconnexions d’architecture damascène (simple ou double) se

déroule en trois étapes distinctes et successives sur trois plateaux différents qui sont :

l’étape d’aplanissement des interconnexions

l’étape de révélation des interconnexions

l’étape d’isolation des interconnexions

Comme on va le voir par la suite, cette étape de fabrication est sensible à la densité globale

du dessin, aux changements brutaux de densité sur un même niveau mais aussi à la topographie des

niveaux inférieurs.

II.3.3. L’opération d’aplanissement de la surface du cuivre électrolytique

1)Son objectif

L’objectif de cette première étape de PMC est d’aplanir la couche de cuivre déposée par

électrolyse, Figure II-11, et d’effacer les topographies, Figure II-12, laissées par le dépôt électrolytique

du cuivre, par utilisation d’un abrasif dont la vitesse d’enlèvement est élevée pour le cuivre et basse

pour les autres matériaux.

Figure II-11 : Schéma de principe de l’opération d’aplanissement dans le cas idéal.

2)Les topographies laissées par le dépôt électrolytique

A l’échelle microscopique, des topographies peuvent être en effet laissées par le dépôt

électrolytique au-dessus des interconnexions. Ces topographies peuvent se présenter sous la forme de

marche, appelée « step » au dessus des lignes isolées (supérieur à 10 µm) et sous la forme d’une

excroissance du cuivre, appelé « bump » au niveau des réseaux de lignes de forte densité et/ou des

lignes fines (largeur des lignes inférieures à 10 µm), Figure II-12, [Roussel01].

L’amplitude de la topographie « step », issue de la conformité du dépôt électrolytique de

cuivre par rapport au relief de la surface inférieure, est liée à la profondeur des tranchées, et par

conséquent à l’épaisseur des diélectriques déposés.

La topographie « bump » liée directement aux paramètres du procédé de dépôt électrolytique

tels que la diffusion des agents additifs, la qualité du bain, est dépendante de la densité des tranchées

d’un réseau, de l’épaisseur de cuivre déposée et de la largeur des réseaux.

Figure II-12 : Profil en 2D des topographies « bump » et « step » des réseaux de lignes et des lignes isolées

avant polissage mécano chimique par profilométrie [Roussel01].

II.3.4. L’opération de révélation des lignes d’interconnexions en cuivre

1)Son objectif

La révélation des interconnexions, seconde des 3 opérations de polissage, a pour but

d’enlever le cuivre restant jusqu’à la barrière en TaN/Ta par utilisation d’un abrasif différent du

premier, Figure II-13.

2)La topographie engendrée dans les lignes larges isolées : le « dishing »

La sélectivité de l’abrasif et la non-uniformité de l’épaisseur de cuivre sur la plaque sont les

causes en partie d’une surconsommation de cuivre dans les tranchées. Cela se traduit par une

topographie de type cuvette, nommée « dishing ». Elle est définie comme la différence entre le niveau

de cuivre dans la ligne et le niveau de TaN/Ta, notée h

iso,

Figure II-14. Ce type de topographie va

entraîner une augmentation de la résistance de la ligne par diminution de sa section.

Figure II-13 : Schéma de principe de l’opération de révélation des lignes dans le cas idéal.

Figure II-14 : Topographie « dishing » h

_d

générée dans les lignes larges isolées lors de l’opération de

révélation des interconnexions.

II.3.5. L’opération d’isolation des lignes d’interconnexions en cuivre

1)Son objectif

La troisième et dernière étape du PMC, appelée l’isolation des interconnexions, s’effectue

sur le 3

^ème

plateau avec un second abrasif qui a une sélectivité telle que la vitesse d’enlèvement du

cuivre est très basse par rapport à celle du TaN/Ta et du diélectrique. L’objectif de cette opération est

d’assurer l’isolation des lignes entre elles. Elle consiste à retirer la totalité de l’épaisseur de TaN/Ta

restante ainsi qu’une faible épaisseur de diélectrique de façon à enlever toutes les particules de cuivre

restantes, Figure II-15.

Figure II-15 : Schéma de principe de l’opération d’isolation des lignes dans le cas idéal.

2)La topographie engendrée dans les réseaux de lignes : le « dishing » et l’érosion

A la fin de l’étape de PMC, les réseaux peuvent présenter un type de topographie appelée

érosion, Figure II-16, due à l’augmentation de la vitesse d’enlèvement du diélectrique avec la

diminution de largeur d’espacement interlignes d

intra

(et par conséquent avec l’augmentation de la

densité des lignes de cuivre du réseau). A la fin du PMC, le niveau du diélectrique dans un réseau peut

être inférieur au niveau de référence représenté par ces bords.

L’érosion se définit comme la différence d’amplitude entre le niveau de référence et le

niveau de la ligne de diélectrique érodée dans le réseau, notée h

e

. Le «dishing» est lui aussi présent

Dans le document Evaluation de Back-End Of Line Optimisés pour les Inductances Intégrées en Technologies CMOS et BiCMOS Avancées visant les Applications Radiofréquences (Page 75-107)