CHAPITRE II: LE SOI LOCALISE : ARCHITECTURES A FILM ET OXYDE ENTERRE MINCES
II. A.2. Intérêt du film mince pour la variabilité
II.B. Transistors UTBB à partir de la technologie SON ... 52 II.B.1. La technologie SON ... 52 II.B.1.a.
Historique ... 52
II.B.1.b.
L’épitaxie sélective ... 53
II.B.1.c.
La gravure du SiGe ... 54
II.B.2. Le “BULK+” ou LSOI type-‐A ... 55 II.B.2.a.
Procédé de fabrication ... 55
II.B.2.b.
Limitations et optimisations ... 58
II.B.3. Le LSOI type-‐B ... 59 II.B.3.a.
Procédé de fabrication ... 59
II.B.3.b.
Limitations et optimisations ... 62
II.C. Résultats électriques sur les architectures LSOI réalisées ... 65 II.C.1. LSOI type-‐A ... 65 II.C.1.a.
Résultats électriques de transistors unitaires ... 65
II.C.1.b.
Cellules SRAM-‐6T ... 66
II.C.2. LSOI Type-‐B ... 68 II.C.2.a.
Résultats électriques de transistors unitaires ... 68
II.C.2.b.
SRAM-‐6T ... 69
II.C.3. Comparaison des architectures LSOI type-‐A et type-‐B. ... 71 II.C.3.a.
Impact de l’implantation du plan de masse sur la variabilité ... 71
II.C.3.b.
Le gain 3D : avantage LSOI type-‐A ... 73
II.C.3.c.
La polarisation par la face arrière : avantage LSOI type-‐B ... 74
II.D. Co-‐intégration dispositifs LSOI et silicium massif ... 78 II.D.1. Concept et intérêt ... 78 II.D.2. Procédé de fabrication ... 79 II.D.3. Performances des dispositifs BULK co-‐intégrés ... 82 II.D.3.a.
Performances des transistors I/O ... 82
II.D.3.b.
Variabilité ... 83
II.D.3.c.
Bruit basse fréquence en 1/f ... 84
II.D.3.d.
Protections ESD ... 85
II.E. Conclusions et application au FDSOI ... 88
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II.A. Les architectures à film et oxyde enterré minces
Nous avons vu, au cours du premier chapitre, que les architectures à film mince
représentent une alternative au transistor BULK des plus intéressantes pour les générations
technologiques à venir. Dans ce paragraphe, nous revenons sur les avantages apportés par de
telles architectures du point de vue du contrôle électrostatique et de la variabilité. Nous nous
intéressons ici au cas particulier et optimal où le film mince est associé à un oxyde enterré (BOX)
mince, on parle d’UTBB (Ultra-Thin Body and BOX).
II.A.1. Impact sur l’électrostatique
II.A.1.a. Influence de l’épaisseur de silicium T
SiLes effets de canaux courts présentés au chapitre précédent (SCE et DIBL), peuvent être
modélisés par les équations II.1 et II.2 reportées ci-dessous. Ces équations, utilisées dans le
modèle MASTAR [MASTAR] sont dérivées de la Transformation-Tension-Dopage (notée VDT
pour Voltage-Doping-Transformation) proposé par Skotnicki et al. [Skotnicki88]. On s’aperçoit
notamment que ces formules font intervenir un terme qui permet de comparer l’impact des effets
canaux courts sur des architectures différentes : il s’agit de l’intégrité électrostatique, notée EI
(pour Electrostatic Integrity).
SCE=0.64× ε
Sε
ox×EI×Φ
d[Eq. II.1]
DIBL=0.8× ε
Sε
ox×EI×V
D[Eq. II.2]
où ε
Set ε
oxsont les permittivités relatives du silicium et de l’oxyde de grille respectivement ; Φ
Dest la hauteur de barrière entre la source et le canal.
EI=1× 1+Xj 2 Lel2 × Tox Lel × TDep
Lel [Eq. II.3] EI=1× 1+
TSi2 Lel2 × Tox Lel × TSi+λTBOX Lel [Eq. II.4]
Tableau II.1 : représentation schématique d’un transistor BULK et d’un transistor UTB avec leur lignes de champ parasites et les formules de leur intégrité électrostatique respective [Skotnicki08].
Le tableau II.1 permet la comparaison entre un transistor conventionnel sur silicium
massif et un transistor UTB, à travers leur représentation schématique et l’expression de EI qui
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leur est associée (Equations II.3 et II.4). On s’aperçoit ainsi que pour le BULK, ce sont les
valeurs de X
j(profondeur de jonction) et de T
DEP(profondeur de déplétion) qui jouent un rôle
déterminant. Cependant, la réduction de X
jest délicate car elle entraîne une augmentation des
résistances séries, faisant de l’optimisation de T
Depla solution la plus “facile” pour réduire
l’impact des effets canaux courts sur un dispositif BULK. Néanmoins, diminuer T
Depimpose des
niveaux de dopage très élevés dans le canal, ce qui n’est pas souhaitable avec l’utilisation d’une
grille métallique ni compatible avec la réduction des tensions d’alimentation.
Pour une architecture UTB (e.g. le FDSOI), X
jest limitée par l’épaisseur du film de
silicium T
Si. Il est donc possible d’améliorer l’intégrité électrostatique d’une architecture à film
mince, en réduisant T
Si. Cette dépendance à l’épaisseur du film de silicium est d’autant plus
importante qu’elle influence également la profondeur de déplétion du dispositif T
Dep.
La figure II.1 propose des caractéristiques V
TH(L
G) pour différentes épaisseur du film de
silicium et met en évidence l’impact de T
Sisur le contrôle du SCE. On observe sur ces courbes
que la chute de la tension de seuil, caractéristique de l’effet SCE (cf. paragraphe I.B.2.b.),
intervient plus tard lorsque l’on travaille avec des films de silicium plus minces. Il est également
intéressant de remarquer qu’en l’absence de dopage dans le canal, l’épaisseur T
Sin’a pas
d’influence sur la tension de seuil des dispositifs longs (qui ne subissent donc pas les effets
canaux courts).
De la même façon, la figure II.2 présente les caractéristiques DIBL(L
G) de transistors
UTBB pour plusieurs valeurs de T
Si. Ces courbes permettent d’observer la tendance qui se dégage
des formules : réduire T
Siaméliore l’intégrité électrostatique du dispositif et lui offre une meilleure
immunité face aux effets électrostatiques pour les longueurs de grille les plus courtes.
Figure II.1 : impact de l’épaisseur de silicium TSi sur la caractéristique VTH(LG) d’un dispositif UTB, TBOX=10nm, et VD=0.1V. L’effet SCE est réduit lorsqu’on diminue TSi.
Figure II.2 : impact de l’épaisseur de silicium TSi sur la caractéristique DIBL(LG) d’un dispositif UTB, TBOX=10nm, et VD=1V. Réduire l’épaisseur du film de silicium améliore le contrôle des effets électrostatiques.
L’influence de l’épaisseur du film de silicium sur les effets canaux courts se répercute sur
les caractéristiques sous le seuil du dispositif. C’est notamment le cas pour la pente sous le seuil S
qui devient plus faible lorsque T
Siest réduite (Figure II.3).
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Figure II.3 : impact de l’épaisseur de silicium TSi sur la pente sous le seuil d’un dispositif UTB, TBOX=10nm, et VD=0.1V. S est plus faible lorsque l’on réduit TSi.
II.A.1.b. Influence de l’épaisseur de T
BOXLors du premier chapitre, nous avons également noté que travailler avec un diélectrique
enterré plus mince améliore le contrôle électrostatique d’une architecture sur film mince (cf.
paragraphe I.C.3.c). Cette dépendance en T
BOXse retrouve dans l’équation de l’intégrité
électrostatique (Eq. II.4 rappelée ci-dessous) où l’on remarque qu’une réduction du couple λT
BOXest bénéfique pour le contrôle électrostatique du dispositif. Le coefficient λ dépend de T
BOXet de
la longueur électrique du transistor (L
Elec). Il peut être approximé empiriquement, sa formule est
donnée par l’équation II.5 :
EI=1× 1+TSi 2 Lel2 × Tox Lel × TSi+λTBOX Lel
[Eq. II.4]
λ=0.21×(1+tanh 1.5×T
BOXL
Elec-1 × 1+0.09×
T
BOXL
Elec×
L
ElecT
BOX[Eq. II.5]
L’évolution de λT
BOXpar rapport à l’épaisseur de diélectrique enterré est donnée en figure
II.4. La dépendance en T
BOXapparaît clairement : plus le diélectrique enterré est mince et plus
λT
BOXest petit, améliorant alors l’intégrité électrostatique du dispositif. Ainsi, à T
Siconstant,
réduire T
BOXd’un transistor UTB améliore son contrôle des effets canaux courts. La figure II.5
montre qu’il est possible de diviser par deux le DIBL d’un dispositif en réduisant T
BOXde 145nm
à 10nm. Rappelons que lorsqu’on utilise un BOX mince ou ultra-mince (T
BOX<50nm) la mise en
place d’un plan de masse (zone de fort dopage sous le BOX) est indispensable pour éviter la
déplétion sous le diélectrique enterré et profiter pleinement de cette configuration (cf. paragraphe
I.C.3.c, [Ernst99]). Cette amélioration de l’intégrité électrostatique apportée par l’utilisation d’un
BOX mince se caractérise également par une diminution de la pente sous le seuil (Figure II.5).
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Figure II.4 : évolution du couple λ.TBOX en fonction de l’épaisseur de diélectrique enterré. On note qu’en diminuant TBOX, λ.TBOX tend vers 0. LElec = 22nm.
Figure II.5 : évolution du DIBL et de la pente sous le seuil S en fonction de TBOX (en présence d’un plan de masse). Diminuer TBOX améliore le contrôle du DIBL ainsi que la pente sous le seuil. LElec = 22nm, TSi=5nm.
II.A.2. Intérêt du film mince pour la variabilité
La notion de variabilité s’inscrit dans un environnement circuit. En effet, un circuit est
constitué, entre autres, de millions de cellules mémoires, composées chacune de plusieurs
transistors, dont le rôle est de “manipuler” (i.e. lire, conserver, écrire) des bits d’information. Il
est donc indispensable que ces bits d’informations soient traités de la même façon. Cela implique
que ces cellules mémoires fonctionnent exactement de la même manière pour des conditions
similaires. Or, dans les faits, il est possible que deux transistors supposés identiques et se trouvant
sur la même puce fonctionnent différemment. C’est ce phénomène qui est appelé variabilité. Elle
peut être liée à des variations systématiques sur des paramètres technologiques, provenant des
procédés de fabrication (photolithographie et étapes de gravures correspondantes, doses
d’implantations, épaisseur de couches déposées, etc.), on parle de variabilité globale. Ces
variations systématiques peuvent, en principe, être corrigées par des modifications appropriées du
procédé de fabrication ou des ajustements des règles de dessin. La variabilité peut également être
aléatoire signifiant que même deux transistors voisins peuvent être impactés, on parle de
variabilité locale.
Cette variabilité locale peut être quantifiée en comparant la tension de seuil de deux
dispositifs très proches, l’écart entre ces deux tensions de seuil est noté ΔV
TH, on parle de
“désappariement” ou de mismatch. Puisque nous parlons ici de variabilité aléatoire, la distribution
Gaussienne de V
TH(ou de ΔV
TH), gouvernée par une loi de Poisson de distribution du dopage,
permet l’expression de l’écart type σ de cette distribution (Eq. II.6) [Mizuno94, Pelgrom98,
Stolk98] :
σV
TH=σΔV
TH2 = 2·q
3ε
SiΦ
dN
ch 4EOT
ε
ox1
W
eff·L
eff=
A
VTHW
eff·L
eff [Eq. II.6]où A
VTHdépend de la technologie. C’est souvent ce dernier terme qui est utilisé pour
comparer les variabilités car il permet de s’affranchir des dimensions des transistors étudiés. Son
unité est le mV.µm.
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Les variations aléatoires sont principalement causées par les fluctuations du dopage canal,
les fluctuations des différentes épaisseurs (T
ox, T
Si, T
BOX), les fluctuations dues à la rugosité de
surface ou encore les fluctuations du travail de sortie de l’électrode de grille. Pour plus de détails
concernant les expressions analytiques de ces sources de variabilité, le lecteur peut consulter
[Cathignol08,Pelgrom98, Weber08].
Comme nous l’avons déjà précisé, leur bonne immunité face aux effets canaux courts
associée à l’utilisation de grilles métalliques permet aux architectures UTBB de travailler avec des
canaux non dopés. Leur tension de seuil est alors ajustée avec le travail de sortie de la grille. Cette
absence de dopage dans le canal représente donc un avantage majeur en terme de variabilité
puisque ces technologies s’affranchissent des fluctuations de dopants dans le canal à conditions
que les épaisseurs T
Siet T
BOXsoient parfaitement maîtrisées. Ainsi, les variabilités les plus faibles
publiées que l’on trouve dans la littérature sont obtenues sur des transistors FDSOI avec une
valeur de A
VTH=0.88mV.µm [Weber08,Cheng09] (Figure II.6).
Figure II.6 : Distribution du décalage de la tension de seuil ΔVTH pour des transistors FDSOI courts et étroits (LG=25nm et W=60nm). AVTH=0.95mV.µm est une des plus petite variabilité présentées dans la littérature [Weber08].