Choix d’un convertisseur analogique numérique
II.3. Le convertisseur pipeline
II.3.4. Identification des blocs fondamentau
Une fois le fonctionnement d’un étage de convertisseur pipeline étudié, il s’agit d’identifier les composants qui auront le plus d’influence sur les performances de l’étage, ainsi que les plus sensibles aux radiations.
D’une part, les interrupteurs analogiques souffrent d’un problème d’injection de charges lorsque l’interrupteur s’ouvre, et d’autre part de la variation de sa résistance drain- source en fonction de la tension appliquée [RAZAVI1]. Tout ceci nuit à la précision d’un élément pourtant présent à de nombreux endroits d’un étage. Une technique classique nommée « bootstrapping », réduisant les problèmes liés à l’injection de charge et de variation de la résistance d’accès du transistor servant d’interrupteur en le faisant toujours fonctionner à une tension grille-source de VDD, indépendamment de la tension d’entrée, est utilisée dans l’électronique terrestre, mais est inapplicable dans l’espace car elle implique des tensions grille-substrat pouvant aller jusqu’à 2VDD, augmentant ainsi le risque de SEGR. Le chapitre III présentera une technique imaginée dans le cadre de cette thèse, permettant d’adapter le « bootstrapping » à l’environnement spatial, afin d’améliorer la précisions des divers interrupteurs analogiques dans le cadre de l’injection de charges.
Par ailleurs, en environnement radiatif, les comparateurs peuvent présenter un nombre d’erreurs élevé, le plus souvent à cause de particules générant des SEU et/ou des SET. Ainsi le chapitre IV présentera une méthode de durcissement novatrice mise au point dans le cadre de cette thèse, visant à réduire le taux d’erreur binaire d’un comparateur fonctionnant dans le domaine spatial.
Enfin, dans un but d’améliorer les performances de l’amplificateur à capacités commutées, une technique innovante de gestion des capacités sera présentée dans le chapitre V.
II.4. Conclusion
Comme nous l’avons vu au cours de ce chapitre, il existe de nombreuses architectures permettant la conversion d’un signal analogique en un signal numérique, et
67
chacune présente ses avantages et inconvénients en termes de performances. En fonction des performances visées, on a vu que le choix d’une architecture de type pipeline, semblait la plus judicieuse. L’étude du fonctionnement d’un étage nous a permis d’identifier les fonctions nécessitant une attention particulière.
Ainsi, sur les bases d’un étage classique, les travaux exposés dans la suite de cette thèse porteront sur :
Un interrupteur présentant une méthode de réduction d’injection de charges compatible avec l’environnement spatial (Chapitre III),
Un comparateur durci (Chapitre IV),
Un amplificateur mettant en œuvre une méthode avancée de capacités commutées (Chapitre V).
68
II.5. Références
[BULT] K. Bult, “Embedded Analog-to-Digital Converters,” Advanced Engineering Course on
High-Performance Data Converters, EPFL 2012.
[CHO] Cho, JSSCC 2011
[GALTON] I. Galton, “Digital cancellation of D/A converter noise in pipelined A/D
converters”, IEEE Transactions on Circuits & Systems II : Analog and Digital signal processing, March 2000
[GULATI] K. Gulati et al., “A Highly Integrated CMOS Analog Baseband Transceiver With 180
MSPS 13-bit Pipelined CMOS ADC and Dual 12-bit DACs,” IEEE Journal Of Solid-State Circuits, VOL. 41, NO. 8, Août 2006
[HAYUN] Hayun Chung et. al., “A 7.5-GS/s 3.8-ENOB 52-mW flash ADC with clock duty cycle
control in 65nm CMOS”, VLSI 2009
[HOESCHELE] David F. Hoeschele "Analog-to-Digital and Digital-to-Analog Conversion
Techniques," John Wiley and Sons, 1994.
[HOMA] A. Homa, “A 150 MBPS A/D and D/A conversion system”, Comsat Technical Review,
vol. 2, no. 1, pp 52-57, 1972.
[KESTER] Walt Kester, “Understand SINAD, ENOB, SNR, THD, THD + N, and SFDR so You Don't
Get Lost in the Noise Floor,” Tutorial, Analog Devices, MT-003, 2009.
[LEWIS] Stephen H. Lewis, “Optimizing the Stage Resolution in Pipelined, Multistage, Analog-
to-Digital Converters for Video-Rate Applications,” IEEE Transactions on Circuits & Systems, Vol.39 N°8, 08/1992
[LIEU] C.-C. Lieu et. al., “A 10b 100MS/s 1.13mW SAR ADC with Binary-Scaled Error
Compensation”, ISSCC 2010
[MULDER] Jan Mulder et al., “An 800MS/s Dual-Residue Pipeline ADC in 40nm CMOS,” IEEE
International Solid-State Circuits Conference, Décembre 2011
[MURMANN] B. Murmann, “ ADC Performance Survey 1997 – 2012 ”
69
[PELGROM1] M. Pelgrom, "Overview of High-Performance Data Converters," Advanced
Engineering Course on High-Performance Data Converters, EPFL 2012.
[PELGROM2] M. Pelgrom, " High-Performance Data Converters : Full-Flash ADC," Advanced
Engineering Course on High-Performance Data Converters, EPFL 2012.
[PEREZ] A. Pena Perez et. al., “A 84dB SndR 100khz Bandwidth low-power Single op-amp
Third-order ΔΣ Modulator consuming 140μW”(13,6 ENOB), ISSCC 2011
[RARBI] F. Rarbi, D. Dzahini et. al., “A 12-bit — 35-MS/s pipeline ADC with dynamic element matching correction for ILC/CALICE integrated read-out,” IEEE Nuclear Science Symposium
Conference Record (NSS/MIC), 2009.
[RAZAVI1] Behzad Razavi, “Design of Analog CMOS Integrated Circuits,” McGraw-Hill
International Edition, 2001.
[RAZAVI2] B. Razavi, “Recent developments in SAR ADC,” Advanced Engineering Course on
High-Performance Data Converters, EPFL 2012.
[SCHVAN] P. Schvan et. al., “A 22GS/s 5b ADC in 130nm SiGe BiCMOS” (3W Power
consumption), ISSCC 2006.
[TSENG] Chien-Jian Tseng et.al., “A 10-b 320-MS/s Stage-Gain-Error Self Calibration Pipeline
ADC”, IEEE Journal of SSC Vol 47, NO.6 – June 2012
[VANDEP] Rudy van de Plassche, “CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters,” Kluwer Academic Publishers, 2003.
[VANDEVEL] H. Van de Vel et al, “A 1.2V 250mW 14b 100MS/s Digitally Calibrated Pipeline
ADC in 90nm CMOS,” 2008 Symposium on VLSI Circuits Digest of Technical Papers
[WALDEN] R. H. Walden, "Analog-to-digital converter survey and analysis," IEEE Journal on
Selected Areas in Communications,” Avril 1999.
[WEMBO] Wembo Liu et.al., “A 12-bit, 45-MSs, 3-mW Redundant SAR ADC with Digital
Calibration”, IEEE JSSC, Vol. 46 no. 11, November 2011
[YOSHIOKA] M. Yoshioka et. al., “A 10b 50MS/s 820μW SAR ADC with On-Chip Digital
71