No desenho do layout deste circuito tiveram-se em conta diversas regras de construção, tendo em vista a minoração de diversos problemas comuns ao desenho de circuitos integrados. Entre estes problemas podem-se salientar os seguintes:
• Crosstalk – a interferência entre caminhos de sinal é um problema bastante comum
e de grande importância no desenho de circuitos integrados, principalmente porque para as dimensões reduzidas dos componentes utilizados, bem como a sua proximidade física, o acoplamento capacitivo entre linhas e circuitos é virtualmente impossível de eliminar na totalidade.
• Ruído e Interferência Electromagnética – a presença de ruído eléctrico produzido nos componentes do circuito é também uma fonte comum de problemas. Todo o ruído presente num circuito integrado CMOS é conduzido e transmitido aos diversos componentes pelo substracto semicondutor, constituindo um problema comum o isolamento de circuitos críticos dos circuitos ruidosos. Outra forma de perturbação dos sinais num circuito integrado é a interferência electromagnética. A interferência electromagnética é originada por todo o equipamento electrónico circundante e pode determinar o mau funcionamento de circuitos que não tenham sido devidamente desenhados.
• Processo de fabrico – os processos de fabrico de circuitos integrados são
igualmente fontes de imperfeição do comportamento desejado para um dado circuito. Durante as diversas fases do processo de fabrico de um circuito integrado, são vários os parâmetros que podem variar e conduzir a comportamentos imprevistos; por exemplo podem variar as espessuras das camadas de óxidos ou metais, conduzindo a variações de resistividade dos materiais, permitividade eléctrica e mobilidade dos portadores.
Actualmente existem vários métodos de desenho que conseguem minorar alguns destes efeitos secundários. As técnicas de desenho mais comuns baseiam-se em desenho de estruturas com centroíde comum, estruturas emparelhadas, isolamento com anéis de guarda e linhas de massa entre os percursos críticos.
No desenho do layout deste circuito algumas destas linhas de orientação foram utilizadas, pelo que se torna imperativo a sua analise mais detalhada:
• Emparelhamento de transístores – As técnicas de desenho de transístores
empilhados e emparelhados são bastante vulgares no desenho de circuitos integrados. Quando surge um transístor com comprimento grande, é prática comum dividi-lo em vários transístores de comprimentos inferiores, e agrupa- los numa pilha. Existem três razões que suportam esta técnica; primeiro porque os modelos de simulação são normalmente parametrizados para transístores de dimensões médias (10µm a 50µm), suportando a ideia de que para transístores com estas dimensões a realidade simulada não se afastará muito dos resultados práticos. Segundo porque num circuito é vulgar encontrar transístores com dimensões bastante diversas e desta forma possibilita-se um meio de arruma-los de uma forma mais eficiente. A terceira razão entra em consideração com as variações do processo de fabrico, tipicamente os defeitos de processamento de um transístor são minorados se as estruturas vizinhas forem semelhantes. É muito usual utilizar esta técnica nos transístores de pares diferenciais por conduzirem a uma semelhança óptima dos dois transístores. A figura 81 mostra em maior detalhe alguns exemplos de emparelhamento de transístores.
Fig. 81 Extracto de um amplificador operacional
• Utilização de elementos supérfluos – Os elementos supérfluos ou como são conhecidos na gíria, dummy elements, são elementos que são acrescentados (ver
elementos supérfluos possibilitam também um método de isolamento ou quebra de estruturas. Esta técnica é bastante usada conjuntamente com as técnicas de emparelhamento e centroíde comum (como por exemplo as matrizes de condensadores nos circuitos de condensadores comutados).
• Estruturas em centroíde comum – as estruturas em centroíde comum são outra forma de minorar os defeitos de processamento que podem ocorrer durante o processo de fabrico. Estas estruturas exploram de uma forma óptima as simetrias bidimensionais dos elementos desenhados. No caso de um par diferencial emparelhado, pode-se identificar uma linha em torno da qual a estrutura é simétrica (mediatriz da estrutura), sendo neste caso a simetria unidimensional. Optando por um par diferencial em centroíde comum, o emparelhamento dos transístores seria feito em quatro conjuntos idênticos dispostos de forma ao conferir ao conjunto propriedades de simetria longitudinal e transversal. O par diferencial é apenas um caso típico de estruturas em centroíde comum, outro exemplo é o caso das matrizes de condensadores. Contudo esta técnica pode-se generalizar ao nível dos subcircuitos como se pode ver na figura 82.
• Desenho sobre linhas isotérmicas – Esta técnica é mais uma regra a não infringir que um método a seguir. Dado que num circuito integrado grande parte dos elementos constituintes são elementos que dissipam potência, é necessário algum cuidado no seu desenho para que a dissipação de potência de elementos vizinhos não provoque influências não uniformes num dado elemento. Estas influências térmicas só serão aproximadamente uniformes se os elementos (na maioria dos casos transístores) forem desenhados sempre com a mesma orientação, causando assim que os elementos vizinhos sejam abrangidos por linhas isotérmicas. Este principio foi utilizado nos anteriores extractos de
layout representados nas figuras 81 e 82. Uma melhor representação encontra-
se na figura 85.
Propagação do calor dissipado
Propagação do calor dissipado
Mesma orientação Orientações diferentes
Fig. 83 Orientação de elementos vizinhos
• Aneis de guarda – os anéis de guarda são estruturas formadas por difusões do tipo p+ sob o substrato tipo p conectadas à massa, ou difusões do tipo n+ sob os poços tipo n conectadas ao potencial positivo. Estas estruturas são usadas para colectar os portadores minoritários. Ajudam substancialmente a evitar problemas de latchup (devido a transístores bipolares parasitas), e promovem o
método eficiente de distribuição das alimentações ao circuito assim isolado. A figura 84 mostra uma fotografia do circuito de medição de relação sinal ruído onde se pode identificar uma estrutura deste tipo.
Na figura 84 mostra-se o layout desenhado para a unidade de medição de relação sinal ruído, bem como a fotografia do circuito produzido. Nesta figura identificou-se os vários blocos constituintes que foram anteriormente descritos.
Fig. 84 Layout a) anotado e b) fotografia do circuito de medição de relação sinal ruído produzido
5 T
ESTES DOP
ROTÓTIPOFig. 85 Layout completo
A figura 85 representa o layout completo do circuito produzido. Este circuito foi produzido utilizando a tecnologia CMOS de 0.8µm da AMS. A área total do circuito é de 4400µm por 2800µm, incluindo os pad’s de interligação com o exterior (não mostrados na figura). Na figura 85 podem-se identificar três áreas distintas correspondentes a três circuitos diferentes:
A área identificada como Front End (850µm por 800µm) diz respeito a um amplificador de transimpedância idêntico ao utilizado no receptor sectorizado antes descrito. Optou-se por introduzir este amplificador isolado de forma a realizar testes mais rigorosos, bem como identificar possíveis problemas no receptor sectorizado (como por exemplo: ruído, comportamentos oscilatórios, perda de largura de banda, etc..).
Outro circuito de teste encontra-se identificado por RSR (850µm por 800µm), tratando-se de um medidor de relação sinal ruído. Julgou-se adequado introduzir igualmente um medidor de relação sinal ruído independente, para poder caracterizá-lo tanto quanto o possível de uma forma próxima dos resultados evidenciados pela simulação (sendo contudo impraticável reproduzir todos os resultados de simulação).
A área identificada por RX Sect. (2150µm por 1650µm) identifica o receptor sectorizado referência com os seus dois sectores de recepção (amplificador de transimpedância (FE1 e
FE2), unidade de medição de relação sinal ruído (RSR1 e RSR2)) e a unidade de
sectorização BSNR. Este receptor sectorizado constitui apenas um protótipo para teste de conceitos, nomeadamente, o teste da unidade de sectorização e a praticabilidade da interligação de vários sectores de recepção.