2.3 Modélisation du circuit
2.3.2 Description des modèles IBIS
Lors de la conception d’un système numérique, des simulations de l’intégrité du signal [74, 75, 76] sont effectuées pour vérifier la qualité du signal. Les niveaux numériques sont en fait des niveaux de tensions analogiques qui vont être sujet à des distorsions, des bruits et des pertes. Compte tenu des vitesses de fonctionnements rapides des systèmes numériques et des effets de propagation entre les différents circuits, des effets divers tels que les surtensions, la diaphonie, les ruptures d’impédance.... peuvent dégrader le signal électrique provoquant des défaillances du système. L’ingénierie d’intégrité du signal a pour tâche d’analyser et d’atténuer ces effets.
Avant le milieu des années 90, la disponibilité des modèles pour la description du cir-cuit était très limitée et les constructeurs étaient réticents à donner des détailles de la structure interne requis par les concepteurs de système pour mener à bien leurs simula-tions SI. Durant les quinze dernières années, le standard IBIS, aussi connu sous le nom de ANSI/EIA-656 [77] a été développé pour apporter aux concepteurs de systèmes des infor-mations sur le comportement des circuits intégrés. Ces inforinfor-mations permettent d’étudier l’intégrité du signal sans compromettre la propriété intellectuelle des fondeurs.
Au niveau ESD système, le même problème que pour les simulations SI, il y quinze ans, se pose actuellement. Comme nous avons vu dans la section précédente, aucune information ESD n’est donnée par les constructeurs de circuit. Dans notre étude, nous avons donc fait une investigation pour savoir quelles informations disponibles dans IBIS pourraient être utiles et si celles-ci pourraient être adaptés pour notre domaine d’étude. 2.3.2.1 Principe des modèles IBIS
Les modèles IBIS contiennent des informations sur chacune des différentes broches du circuit intégré. Le modèle comprend un fichier portant l’extension *.ibs et dont les données sont générées au format texte ASCII. Les principales informations données dans ce fichier sont :
– Les valeurs des éléments Rpkg, Cpkg et Lpkg correspondant aux éléments parasites du boîtier et des fils de connexions de la puce au boîtier.
– La valeur de la capacité Ccomp, qui est la capacité équivalente de l’étage d’entrée ou de sortie liée au transistor, au piste métallique de connexion et à la capacité du pad. – Les tables I(V) des protections ESD “power clamp” et “ground clamp” correspondant aux protections situées entre le pad et respectivement les rails d’alimentations VDD et VSS. Il est à noter que le power clamp, d’un point de vue IBIS, n’est pas la protection entre VDD et VSS telle que nous la connaissons dans la communauté ESD.
– Les tables I(V) intitulé “Pull Up” et “Pull Down” correspondant aux transistors de sorties. Dans le cas d’un circuit en technologie CMOS par exemple, ces courbes
cor-2.3 Modélisation du circuit
respondent aux PMOS et NMOS de l’étage de sortie. Les caractéristiques I(V) sont obtenues pour |V gs| = VDD
– Les quatre tables V(t) qui donnent des informations sur la dynamique des sorties. Ces formes d’ondes correspondent aux transitions de l’état haut à l’état bas et de l’état bas à l’état haut des Pull Up et Pull Down de l’étage de sortie.
Un extrait du fichier IBIS, illustrant l’organisation de ces différentes informations, est donnée Figure 2.3.
Information sur le boîtier
Début de la table I(V) du PullDown Début de la table V(t) de la transition montante du PullDown Figure 2.3: Extraits du fichier IBIS du circuit 74LVC04A [78].
Toutes les données incluent dans les fichiers IBIS sont extraites à partir de mesures et/ou de simulations Spice. L’extraction des paramètres est expliquée dans le “cookbook IBIS” [79]. Un assemblage typique de ces informations, pour une entrée et une sortie deux états, est illustré Figure 2.4 (a) et (b). Les protections ESD sont représentées par des diodes. Les valeurs des éléments passifs reportées sur le schéma sont celles données dans les fichiers IBIS du circuit 74LVC04A étudié.
L’avantage des modèles IBIS est qu’ils permettent de reproduire de manière purement comportementale le fonctionnement des entrées et sorties sans dévoiler aucune informa-tion technologique ni aucun schéma électrique du circuit. La propriété intellectuelle des constructeurs de circuit intégré est ainsi préservée. Les simulations de l’intégrité du signal peuvent être effectuées.
CP KG VDD VSS RP KG LP KG 31mΩ VSS VSS 3,1nH 2,58pF 0,47pF CCOM P Pad Entrée Coeur du circuit Pull Up Pull Down CP KG VDD VSS RP KG LP KG 31mΩ 3,1nH 8,08pF 0,47pF CCOM P VDD VSS VSS VSS Pad Sortie (a) (b)
Figure 2.4: Représentation schématique des modèles IBIS d’un entrée (a) et d’une sortie (b).
2.3.2.2 Lacunes pour les simulations ESD
Même si les fichiers IBIS sont fonctionnels pour les simulations SI, les informations qu’ils contiennent sur les protections ESD sont insuffisantes.
Tous les chemins de courant ESD ne sont pas considérés. La représentation schéma-tique d’une stratégie de protection centralisée, montrant les protections manquantes non définies par le fichier IBIS du circuit 74LVC04A, est donnée Figure 2.5. Nous pouvons voir que la protection d’alimentation entre les broches VDD et VSS n’est pas définie. Si une décharge survient entre une sortie (OUT ) et VSS, aucune structure ou chemin ne permettent d’évacuer le courant vers VSS. Or ce chemin existe et doit être pris en compte. Nous pouvons faire la même remarque sur l’entrée. Aucune structure n’est prise en compte pour le passage du courant entre l’entrée et VDD
D1 IN Circuit interne OUT PowerClamp Pad VDD Pad VSS D2 D4 D3 Protection non définie dans le fichier IBIS Protection non définie dans le fichier IBIS Caractéristique
I(V) insuffisante CaractéristiqueI(V) insuffisante
Figure 2.5: Mise en évidence des lacunes de IBIS, pour le circuit 74LVC04A, sur la représentation schématique d’une stratégie de protection centralisée typique utilisée dans les technologies CMOS.
2.3 Modélisation du circuit 1 2 3 4 5 6 0 100 200 300 400 500 Tension (V) Courant (mA) Mesure TLP Courbe IBIS
Figure 2.6: Comparaison d’une mesure TLP et d’une caractéristique I(V) IBIS de la structure située entre la broche VSS et l’entrée du circuit.
tension allant de −1 × VDD à 2 × VDD. Ceci est très insuffisant pour simuler les forts courants ESD. Un exemple de mesure TLP effectuée entre la broche VSS et l’entrée du circuit superposée à une caractéristique I(V) IBIS est donné Figure 2.6. La résistance à l’état passant est beaucoup trop importante vis à vis de la réalité, la réponse obtenue n’est pas satisfaisante. De plus cette gamme de courant n’est pas assez importante pour représenter les repliements de protections telles que des thyristors ou ggNMOS.
Enfin, les modèles ne prennent pas en compte les éventuels déclenchement dynamiques de certaines protections tels que les gcNMOS ou les structures de protection déclenchées avec des circuits RC.
Le modèle du circuit développé dans la thèse ré-utilise les valeurs des éléments passifs de toutes les pins (RP KG, LP KG et CP KG) ainsi que la capacité équivalente (CCOM P) données par IBIS. La modélisation fonctionnelle du circuit ré-utilise les tables I(V) et V(t) des PullUp et PullDown. Celle-ci sera détaillée dans la sous-section 2.3.4. Les modèles de protections ESD issus de IBIS sont remplacés par d’autres modèles décrits dans la section suivante.