D.2 Commande numérique de l’ANPC 5 Niveaux série-parallèle

a. Architecture modulateur et machine d’état

L’architecture de la commande est identique à celle utilisée pour la simulation numérique. Différents blocs génèrent les formes d’ondes : modulantes pour chaque phase (puis à partir de ces modulantes recréer les formes d’ondes optimisées) ainsi que le système de porteuses. Il est évident que les différents blocs modulateurs, machine d’état ou gestion du placement de la double commutation, sont eux aussi présents dans la commande numérique.

Pour la génération des signaux (modulantes et porteuses), il a été choisi de coder sur 10 bits signés c'est-à-dire des valeurs entières entre -512 et 511. Les porteuses ont une amplitude de 8

CHAPITRE VI. Structures Multiniveaux Hybride Série-Parallèle

bits (256 points). Le codage se fait en VHDL. Une des règles les plus importantes en électronique numérique est de rendre les systèmes les plus synchrones possibles. Pour cela, il y a à disposition deux horloges : la première, la plus lente, est à 27 MHz. Cette horloge est très pratique car elle permet de définir assez aisément dans un premier temps des modulantes à une fréquence de 50Hz précisément. L’horloge la plus rapide cadence à 50 MHz. Elle est utilisée dans la plupart des blocs pour les différents calculs. C’est aussi cette horloge qui dans un premier temps est utilisée devant un diviseur de fréquences pour générer des porteuses à la fréquence de 10kHz.

Figure VI-35 Schéma de principe de la commande numérique

Dans le FPGA, le modulateur (Figure VI-35) n’a pas exactement les mêmes rôles que pour la simulation numérique. En effet, dans le cas de la simulation numérique, le modulateur générait uniquement une forme d’onde image de la tension de sortie de référence. En plus de ce rôle, le modulateur programmé dans le FPGA a à la fois le rôle de limiteur pour éviter les bandes extérieures afin de ne pas avoir de commutation trop rapide réalisée avec le même interrupteur. De plus dans ce bloc est réalisé l’échantillonnage de la modulante : celui-ci est fait en fonction de la valeur d’une des porteuses, et possède la possibilité d’être effectué soit à la fréquence des porteuses (2*Fdec) ou à deux fois celle-ci (4*Fdec).

Avec la commande numérique, les deux éléments du contrôle, à savoir la compensation du courant et la correction due à l’échantillonnage irrégulier, n’ont pas été inclus dans la commande. Ceci a été fait pour se consacrer au contrôle par estimation du courant différentiel qui n’est pas réalisé avec des blocs VHDL mais par un processeur intégré dans le FPGA.

b. Gestion des temps morts

Un des points différents entre la simulation et un système réel est l’intégration de temps morts. Ceux-ci sont ajoutés pour s’assurer que les sources de tension ne seront pas court- circuitées car une cellule de commutation aurait ses deux interrupteurs fermés au même instant. Pour cela entre l’ouverture de l’un et l’ouverture de l’autre, un laps de temps (0.5µs) pendant lequel les deux interrupteurs sont tous les deux ouverts est ajouté. La boucle de courant n’est pas interrompue car elle est assurée par les diodes en parallèle des IGBT.

VI.D Réalisation d’un prototype de convertisseurs multiniveaux hybrides séries parallèles

Figure VI-36 Explication de la programmation du temps mort

Néanmoins la gestion de ces temps morts peut poser quelques difficultés pour certaines transitions de bandes, dans le cas de la transition intermédiaire c'est-à-dire celle où la modulante change de signe et pour laquelle il y a un changement de sous-machine d’état. Pour cette transition plusieurs interrupteurs changent nécessairement d’état au même instant.

Figure VI-37 Onduleur Monophasé Hybride Série Parallèle 5 Niveaux à partage de composants

Figure VI-38 Problème et solution apportée lors du changement de bande intermédiaire en partant de l’état 7 vers l’état 1 avec un courant positif.

CHAPITRE VI. Structures Multiniveaux Hybride Série-Parallèle

Outre ceux de l’aiguillage qui change en même temps mais qui ne pose a priori pas de

problème, c’est l’ajout d’un changement d’ordre de commande sur TX1-TX1b ou TX2-TX2b qui

pose problème. En effet, comme il est donné en exemple sur la Figure VI-38, la tension de sortie prend une valeur non désirée pendant une durée du temps mort.

La solution pour régler ce problème est l’ajout d’un pas de temps supplémentaire de la durée du temps mort avant de faire la commutation sur les cellules aiguilleurs. Les effets de retard de la commande de ces cellules sont l’obtention un petit retard sur la tension de sortie. Pour la transition intermédiaire dans le sens inverse, le principe est le même. Néanmoins la solution ainsi présentée est valable pour une charge inductive. Dans le cas d’une charge capacitive, au lieu de retarder l’ordre de commande des cellules aiguilleurs, il suffit de l’avancer.

Lors de la réalisation de l’ANPC 5N avec en sortie (derrière l’aiguilleur) un convertisseur multicellulaire série, ABB a été confronté au même problème [KIE]. Pour résoudre celui-ci, il propose de faire au moment de la transition des bandes intermédiaires un séquençage de l’ordre de commande des interrupteurs. Cette solution ne possède pas de gros avantage vis-à- vis de celle présentée ici. Elle inclut une étude beaucoup plus poussée (séquence des interrupteurs), et est réalisée en plus de temps (réalisation en 5 étapes). Pour finir, le séquençage dépend de la charge en sortie et au final les formes d’ondes de sortie sont identiques à celles présentées sur la Figure VI-38.

c.Installation d’un processeur

Pour permettre de faire des calculs plus compliqués que ceux possibles avec un codage en VHDL, un processeur a été implanté au cœur du FPGA. Ce processeur a finalement deux objectifs : le premier est de réaliser les calculs nécessaires à la commande par estimation du courant différentiel, le second est de pouvoir communiquer en temps réel avec le FPGA via le port série. La réalisation de ce processeur a dû être séparée en deux à cause de la différence entre les interruptions nécessaires pour le calcul et celles nécessaires à la communication entre le FPGA et la supervision.

Figure VI-39 Architecture du processeur implantée dans le FPGA

Le FPGA peut être piloté en temps réel depuis le PC supervision, permettant ainsi de modifier la configuration et de tester les différentes options sans à avoir à recompiler le programme à chaque fois qu’une modification est effectuée. La liaison RS232 (liaison série) est gérée par le processeur 2. Les informations sont ensuite envoyées dans la mémoire partagée pour que le

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second processeur (1) puisse les traiter. Les informations modifiables facilement par

l’utilisateur sont : la modulation (POD/PD), l’échantillonnage (2*Fdec/4*Fdec), le placement

d’une double commutation et la manière de la placer (modulante/courant), les modulantes (sinus/optimisée), la fréquence de découpage, la fréquence des modulantes et la profondeur de modulation.

Le deuxième processeur est un processeur dédié au calcul. Celui-ci est plus rapide et possède de meilleures performances que le précédent. Le premier rôle de ce processeur est de générer des horloges à partir de timers. A partir des informations disponibles dans la mémoire partagée sur la fréquence de modulation et de découpage désirée, le processeur génère des signaux d’horloge à la bonne fréquence. Ce processeur récupère aussi les informations sur les courants mesurés et les convertit par les convertisseurs analogique/numérique pour pouvoir ensuite être traitées par le processeur. Ce traitement est la dernière fonction de ce processeur. Le calcul est ensuite effectué par le processeur en fonction de l’état du reste de la commande et des courants mesurés. Le résultat de celui ci est un courant seuil qui correspond au placement de la double commutation par le courant estimé. Un des inconvénients du processeur est un temps de calcul qui est relativement long (environ 15µs). La commande ne peut pas être intégralement placée dans le processeur car toute la partie estimateur en temps réel est implantée dans le FPGA en VHDL, alors que toute la programmation dans le processeur est réalisée en langage C.

Le temps de calcul est un handicap car il empêche une augmentation de la fréquence de découpage. La fréquence de découpage utilisée pour le contrôle du courant différentiel par estimation a été faite pour une fréquence de découpage égale à 2kHz mais elle ne possède pas une grande plage pour être augmentée.