Développement d’une technologie de fabrication de transistors en architecture

Afin de limiter la surface de la grille et d’isoler les transistors les uns des autres, un nouveau processus de fabrication des transistors grille haute a été développé. Le principe d’un dépôt des différentes couches constituant les transistors sur toute la surface de l’échantillon, est maintenu afin de réaliser toute une série de transistors en une seule fois. Ce processus est applicable sur différents types de substrats (rigides, souples, organiques ou inorganiques).

La première étape de ce procédé consiste à réaliser les électrodes source et drain par photolithographie. Cette étape est la même que celle présentée dans le paragraphe 5.1 du chapitre 2 (Figure A-3).

Substrat après dépôt de la résine photosensible

Motifs de résine après développement

Dépôt de la couche

Ti/Au Substrat après lift-off

Figure A-3 : Etapes de réalisation des électrodes source et drain en configuration contacts bas par lift-off.

La deuxième étape consiste { déposer une couche de résine photosensible afin d’isoler les transistors les uns des autres (Figure A-4). Une résine négative, de type S1813, est donc déposée sur le substrat à la tournette à une vitesse de 4000 tours/min pendant 45 s. Cette

186 résine est ensuite, recuite à 115°C pendant 1 min puis insolée à travers un masque sombre sur lequel figure les ouvertures à réaliser au niveau du canal, pendant 3,2 s. Ce masque d’une taille de 5’’, a été réalisé par la société Toppan Photomask, Inc. sur du verre Sodalime avec des motifs en chrome. La résine est ensuite, développée { l’aide d’un développeur de type MF26A pendant 40 s afin d’ouvrir au niveau des électrodes source et drain (Figure A-5). Enfin, un dernier recuit à 140°C pendant 5 min est effectué pour faire fluer la résine afin d’obtenir des bords de motifs incurvés (Figure A-6).

Dépôt de la résine

photosensible Développement Fluage

Figure A-4 : Etapes d’isolation des transistors les uns des autres.

Figure A-5 : Image en microscopie optique de l’ouverture au niveau des électrodes source et drain dans la

résine S1813, après développement.

187 Les étapes suivantes concernent le dépôt du semi-conducteur et de l’isolant. Les techniques de dépôt associées leurs sont propres (Evaporation thermique sous vide ou tournette s’ils sont déposables par voie en solution) (Figure A-7).

Dépôt du semi-conducteur Dépôt du diélectrique de grille

Figure A-7 : Etapes de dépôt du semi-conducteur et de l’isolant de grille.

Le dépôt de la grille est ensuite réalisé par évaporation sous vide à travers un masque par ombrage en nickel dur. De cette manière, des grilles ne recouvrant qu’uniquement le canal des transistors peuvent être réalisées (Figure A-8). Le masque est aligné sur les électrodes source et drain préalablement déposées grâce { des motifs d’alignement avec une erreur de l’ordre de { 10 µm.

Figure A-8 : Dépôt de la grille.

La dernière étape de ce procédé consiste à éliminer les couches semi-conductrice et isolante superflues afin d’isoler parfaitement les transistors les uns des autres et ainsi, limiter les courants parasites circulant dans ces couches (Figure A-9). Cette étape est réalisée par le biais d’une gravure ionique réactive (RIE, Reactive Ion Etching) par 20 sccm d’hexafluorure de soufre (SF6) gazeux avec une puissance de 200 W.

Figure A-9 : Schéma du transistor terminé après gravure des couches semi-conductrice et isolante

superflues par RIE.

Toutes ces étapes de fabrication ont été validées (Figure A-10), toutefois, par manque de temps, des transistors opérationnels n’ont pas pu être testés. Néanmoins, le développement de ce procédé se poursuit, au sein du laboratoire.

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Figure A-10 : Image en microscopie optique, de transistors grille haute à base de pentacène, réalisés grâce

École Nationale Supérieure des Mines

de Saint-Étienne

NNT : 2011 EMSE 0628

Romain MACABIES

PROPERTIES

AND

STABILITY

OF

INSULATOR-PENTACENE

INTERFACE IN ORGANIC FIELD-EFFECT TRANSISTORS

Speciality : Microelectronics

Keywords : organic field-effect transistor, pentacene, insulator-organic semiconductor

interface, stability

Abstract :

These recent years, Organic Field-Effect Transistor (OFET) development has significantly

improved it performances and it stability. This was made possible, through a better

understanding of the mechanisms governing charge transport in these devices. However,

some phenomena remain unclear, in particular, at the interface between the semiconductor

and the dielectric. Charge carrier trapping which is one of the main causes of charge transport

disturbance in organic transistors, is one of them. So, this work aims to investigate such

phenomena in pentacene-based transistors.

Polar groups and particularly, hydroxyl groups, located at the insulator-semiconductor

interface, are the main sources of charge carriers trapping in OFET. To prevent their

presence, an OFET fabrication technology based on a passivating dielectric, poor of hydroxyl

groups, calcium fluoride-based interfacial layer has been developed. Effect of this layer on

pentacene-based transistors operation has been studied, as well as these devices aging under

different storage atmosphere (in vacuum and in air) and under electrical stress.

Thus, it has been highlighted that an interfacial layer of calcium fluoride with a too high

thickness (around 5 nm) changes pentacene layer morphology which results in a quasi-

disappearance of charge transport in pentacene in OFET configuration. Aging studies showed

that under the effect of CaF

interfacial layer, even with a very thin thickness (a few

nanometers), a greater quantity of moisture is induced in pentacene layer probably due to the

hygroscopic nature of calcium fluoride.

École Nationale Supérieure des Mines

de Saint-Étienne

NNT : 2011 EMSE 0628

Romain MACABIES

PROPRIETES ET STABILITE DE L’INTERFACE ISOLANT-PENTACENE

DANS LES TRANSISTORS ORGANIQUES A EFFET DE CHAMP

Spécialité : Microélectronique

Mots clefs : transistor organique, pentacène, interface isolant-semi-conducteur, stabilité

Résumé :

Le développement des transistors organiques, ces dernières années, a permis une nette

amélioration de leurs performances et de leur stabilité. Ceci a été possible, notamment, grâce

à une meilleure compréhension des mécanismes régissant le transport de charges dans ces

dispositifs. Cependant, certains phénomènes restent encore à éclaircir, en particulier au

niveau de l’interface entre le semi-conducteur et le diélectrique. Le piégeage des porteurs de

charges qui est une des principales causes de perturbations du transport de charges dans les

transistors organiques, en est un. Cette thèse se propose donc, d’étudier ce phénomène dans

des transistors à base de pentacène.

Les groupements polaires, et plus particulièrement les groupements hydroxyles, présents à

l’interface entre l’isolant et le semi-conducteur, sont les principaux responsables du piégeage

des porteurs de charges dans les transistors organiques. Afin de limiter leur présence, une

technologie basée sur l’emploi d’une couche interfaciale diélectrique passivante, pauvre en

groupements hydroxyles, à base de fluorure de calcium, a été mise en place. L’influence de

cette couche sur le comportement de transistors à base de pentacène a été étudiée, de même

que le vieillissement de ces dispositifs sous différentes conditions de stockage (sous vide et à

l’air) et sous contrainte électrique.

Ainsi, il a été mis en évidence qu’une couche de fluorure de calcium d’une épaisseur trop

importante (de l’ordre de 5 nm) modifie la morphologie de la couche de pentacène, ce qui se

traduit par une quasi-disparition du transport de charges dans le pentacène en configuration

de transistor à effet de champ. Les études de vieillissement ont montré que sous l’effet de la

couche interfaciale de CaF

, même d’une très fine épaisseur (de quelques nanomètres), une

quantité plus importante d’humidité est présente dans la couche de pentacène, probablement à

cause de la nature hygroscopique du fluorure de calcium.