Définition de la zone active

II.1.3. Epitaxie Source-Drain et méthodes d’implantation ... 67

II.2. Caractérisation électrique des transistors TriGate SOI ... 68

II.2.1. Electrostatique du TriGate, effets canaux courts ... 68

II.2.2. La mobilité des porteurs du transistor TriGate ... 69

II.2.3. Performances électriques du TriGate sur SOI ... 74

II.3. Amélioration des performances de transistors TriGate ... 75

II.3.1. Fabrication de TriGate avec une contrainte mécanique ... 75

II.3.1.1. Particularité du TriGate fabriqué sur sSOI ...75

II.3.1.2. La structure de bande du silicium contraint ...76

II.3.1.3. Intégration d'une contrainte tensile pour améliorer le NMOS ...78

II.3.1.4. Intégration d'une contrainte compressive pour le PMOS ...81

II.3.2. Effet de la contrainte sur les performances ... 82

II.3.2.1. Performances du TriGate NMOS fabriqués sur sSOI ...82

II.3.2.2. Performances du TriGate PMOS avec épitaxie S/D SiGe ...86

II.3.3. Le rôle de l’orientation cristallographique ... 88

II.4. Caractérisation électrique à basse température ... 92

II.4.1. Etude de la mobilité avec et sans contrainte ... 92

II.4.2. Mise en évidence du confinement 1D... 95

II.1. Procédés de fabrication et caractérisation physique

II.1.1. Définition de la zone active

L’isolation par STI permet la séparation électrique des zones N et P d’une puce

CMOS par la formation d’une tranch e remplie d’oxyde de silicium (déposé par

décomposition d’un pr curseur chimique). La profondeur de ces tranchées est suffisante

(>100nm) pour éviter toute conduction parasite dans le substrat. Il s’agit donc de la

première étape de fabrication, permettant la formation des différentes zones actives sur la

plaque de silicium.

Dans les applications de recherche que nous développerons dans ce manuscrit,

l’isolation utilis e est de type MESA : l’utilisation de substrat SOI, bien que compatible

avec l’intégration de STI (Fig. II. 1), permet l’isolation des différentes zones de silicium

lorsque celui-ci est complètement gravé, jusqu’au Box. ’est le choix qui a t fait pour

la fabrication des dispositifs présentés puisque cela permet de libérer les faces latérales

des zones actives afin de créer un transistor TriGate.

Fig. II. 1 - Schéma d’une architecture MOS bulk avec isolation par STI, SOI avec isolation par

STI, et SOI avec une isolation de type MESA.

Les masques de lithographie utilisés permettent la définition de motifs dans la

résine ayant une largeur finale d’environ 80 nm au minimum (résolution de la

lithographie DUV). Avec le d veloppement d’un procédé permettant la consommation

contrôlée des couches utilisées en lithographie (Fig. II. 2), telle que la résine et les

matériaux anti-réflectifs, la largeur minimale atteinte est de l’ordre de 10 nm. Ce motif est

alors transf r par gravure jusqu’au silicium, ce qui permet de d finir notre zone active de

type nanofil, avec une largeur minimale autour de 10nm. Afin d’étudier l’effet de la

largeur des transistors, d’autres motifs plus larges sont galement présents sur les puces.

Si channel

Si channel _STI

STI BULK

Isolation STI

STI

Si channel

Si channel

Thin BOx

STI STI _{Thin BOx} STI

Si channel

Si channel

Thin BOx Thin BOx

SOI

Isolation STI

SOI

Fig. II. 2 - Procédés de lithographie et gravure du nanofil de Silicium.

Ce procédé permettant d’atteindre des dimensions sous la r solution

lithographique contient un enchainement de durcissement de la résine et de

consommation de celle-ci, permettant de maitriser les dimensions le plus finement

possible. La Fig. II. 3 montre une vue en coupe des zones actives obtenues, avec une

dimension minimale de 10nm. On observe galement que la gravure permet d’obtenir un

profil relativement vertical, mais l’on notera que les angles de la section rectangulaire

sont arrondis. Cela permettra au premier ordre de s’affranchir des effets dits de coins,

souvent incrimin s pour d t riorer l’ lectrostatique ou le transport dans ce type

d’architecture. On notera galement que les transistors fabriqu s et tudi s durant cette

thèse présentent un aspect de type Omega-Gate ou Pi-Gate puisque les procédés de

nettoyage post gravure consomment légèrement le Box. Il apparait donc aux dépôts des

matériaux de grille que ceux-ci sont présents sous les coins inférieurs. Cette architecture

permet n anmoins d’am liorer davantage le contrôle du canal par la grille.

Fig. II. 3 - Vue en coupe TEM de TriGate avec une largeur W=10nm et W=20nm.

La majorité des dispositifs ont été fabriqués sur des plaques de silicium ayant un

plan cristallin (100), et avec un canal orienté selon la direction cristallographique <110>,

utilisée de manière conventionnelle dans l’industrie. On notera que dans ce cas,

l’orientation des faces latérales des transistors TriGate se trouve selon les plans (110)

(Fig. II. 4). Des études [Destefanis09] ont montré que ces surfaces, plus denses en atome

de Si, sont plus rugueuses et le bon contrôle de la gravure est donc important pour ne pas

dégrader les propriétés du dispositif. On notera tout de même, comme mentionné dans le

chapitre I, que cette orientation est bénéfique pour le transport des trous. Ce point sera

étudié dans les paragraphes suivants.

BOX

Si

BARC

BOX

Si

BARC

BOX

Si

BOX

Si

BOX BOX

Recuit Gravure BARC Trimming Gravure Si Stripping

CD

min

~10nm

SiNW

BOX

Poly-Si

TiN

HfSiON

Fig. II. 4 - Schéma de la zone active avec les différents plans cristallins.

Enfin, comme mentionné au chapitre I, il est également possible de modifier la

forme de la zone active en utilisant un recuit sous atmosphère H2. Cela permet de combler

les liaisons pendantes à la surface de Si pour finalement créer un dispositif à section

elliptique ou arrondi. L’étude de ces dispositifs [Bangsaruntip09, Tachi10] montre que

cela supprime les effets dus au confinement du champ de grille dans les coins, diminue la

rugosité de la surface et permet un contrôle homogène de la grille sur le canal. Les

différents comportements électriques seront comparés ultérieurement.

Fig. II. 5 – Vue par micrographie électronique (SEM) des zones actives de silicium (gauche,

transistors unitaire et droite avec plusieurs canaux).

Plusieurs dimensions de nanofils ont été fabriquées Fig. II. 5, et on utilise en

particulier les dispositifs unitaires pour caractériser le comportement d’un transistor

TriGate seul et l’effet de la longueur de grille. Différentes largeurs permettent aussi

l’étude du comportement électrique des transistors planaires (larges) en comparaisons aux

transistors TriGate (étroits). En particulier, l’étude de la mobilité des porteurs entre les

cas TriGate et film mince planaire aura été rendu possible grâce aux variations de largeur

de dispositifs dits multicanaux (×50 dans notre cas), permettant une plus grande surface

de conduction. On peut ainsi mesurer la capacité grille-canal utilisée dans le calcul de la

mobilité canal long.

Dans le document Démonstration de l’intérêt des dispositifs multi-grilles auto-alignées pour les nœuds sub-10nm (Page 62-66)