CHAPITRE 2 REVUE DE LA LITTÉRATURE
2.7 Convertisseur Analogique Numérique (CAN)
Il existe 4 grandes familles de convertisseurs analogique-numérique : le type pipeline « pipeline », le type instantané « flash », le type par approximations successives « successive approximation » et le type par sur-échantillonnage « oversampling » (Walden, 1999). Ils y seront ici détaillés avec leurs forces et leurs faiblesses. Une revue plus approfondie du type « successive approximation » sera ensuite effectuée.
2.7.1 CAN de type « Flash »
Ce type de convertisseur est généralement le plus rapide. Il utilise 2n-1 comparateurs et 2n
résistances ou n est le nombre de bits du convertisseur. Une comparaison parallèle est effectuée avec la tension d’entrée Vin et toutes les tensions de références générées (Figure 2.26). Il en résulte un mot binaire avec un encodage de type thermomètre « thermometer coding ». Ce type d’architecture nécessite plusieurs résistances et comparateurs en plus d’être souvent limité à 8 bits de précision pour des raisons de surface de silicium. Chaque bit ajouté à la surface double. Donc, pour un CAN de 8 bits il en résulte 255 comparateurs et 256 résistances (CMOS Design, Layout and Simulation, Second Edition, 2007), (Yang, Naing, & Brodersen, 2010).
2.7.2 CAN de type « Pipeline »
Le convertisseur de type pipeline utilise n étages de conversion du type de la Figure 2.27. L’entrée est échantillonnée par un circuit de « sample and hold » (S/H) et est comparée avec une tension de référence Vref/2. Dans le cas où la tension d’entrée est plus grande que Vref/2, la sortie du comparateur affichera un ‘1’ logique. Vref/2 est ensuite soustrait du signal échantillonné et est envoyé à l’amplificateur x2. Si le résultat de la comparaison est un ‘0’ logique, la valeur initiale est passée à l’étage suivant et non la valeur soustraite de Vref/2. Puis, l’opération recommence à l’étage suivant. Ce type de convertisseur permet d’atteindre une haute résolution (10-13 bits) avec une vitesse relativement rapide (CMOS Design, Layout and Simulation, Second Edition, 2007), (Jiang, Do, Yeo, & Lim, 2008).
Figure 2.27 Cellule d’un CAN de type pipeline.
2.7.3 CAN de type « Successive approximation »
Le convertisseur de type « successive approximation » effectue une recherche binaire de la tension Vin en la comparant à une tension générée par un CNA. Lorsqu’une recherche est fructueuse le mot binaire de n bits est alors obtenu (value) comme le montre la Figure 2.28. Ce type de convertisseur est l’un des plus utilisé, car il permet d’obtenir de très hautes résolutions et est rapide tout en demeurant petit et simple (CMOS Design, Layout and Simulation, Second Edition, 2007), (Yang, Naing, & Brodersen, 2010), (Huang, Liu, Lin, & Chang, 2009), (Lotfi, Majidi, Maymandi-Nejad, & Serdijn, 2009).
Figure 2.28 CAN de type « successive approximation »
2.7.4 CAN de type « Oversampling »
Ce type de convertisseur échantillonne le signal désiré à une fréquence bien plus élevée que le critère de Nyquist (fN =2F où F est la bande passante du signal). Ce type de convertisseur permet
d’atteindre de hautes résolutions puisque des techniques de conditionnement de signaux numériques sont utilisées plutôt que des blocs analogiques purs qui nécessitent une attention particulière et qui sont plus difficiles à concevoir. La Figure 2.29 montre le schéma bloc de ce type de convertisseur. Un des avantages de ce type de CAN est que le phénomène « d’aliasing » ne devient plus un facteur important contrairement aux autres types de convertisseur qui utilisent des circuits de « sample and hold ». Ils utilisent généralement une architecture de capacités commutées « switched-capacitor ». Ce type de convertisseur est donc très précis et rapide, mais est plus complexe à réaliser en plus d’occuper une surface plus grande que le type « successive approximation » (CMOS Design, Layout and Simulation, Second Edition, 2007), (Dorrer, Greco, Torta, & Hartig, 2005).
2.7.5 Résumé
Après l’examen des diverses topologies existantes de convertisseurs analogique numérique, une seule approche permet une intégration à grande échelle pour le WaferIC. L’espace restreint en termes de surface de silicium ne permet pas l’intégration d’un grand nombre de résistances, de capacités, de comparateurs, d’amplificateurs ou de composantes numériques complexes. Les types « flash », « pipeline » et « oversampling » ne sont donc pas des approches adéquates pour obtenir une surface de silicium compacte. L’approche « successive approximation » offre une avenue possible pour sa simplicité et sa taille.
2.7.6 Revue Approfondie « SAR-ADC »
Le CAN de type « SAR-ADC » offre des résolutions plus grandes avec le compromis d’une vitesse de conversion réduite puisqu’une conversion du domaine analogique vers le domaine numérique nécessite plusieurs cycles d’horloge et de comparaisons avec une tension de référence générée par un CNA (Yang, Naing, & Brodersen, 2010). Tous les types de convertisseurs « SAR- ADC » ont en commun trois blocs distincts, tel que discuté à la section 2.7.3. Les différences majeures se retrouvent dans le module CNA, alors que le comparateur avec le « sample & hold » ainsi que le module de contrôle numérique sont très fortement semblables. La surface de silicium et les performances du « SAR-ADC » dépendent donc du choix et de l’implémentation du CNA. La méthode « switched capacitor » (Yang, Naing, & Brodersen, 2010), (Huang, Liu, Lin, & Chang, 2009), (Lotfi, Majidi, Maymandi-Nejad, & Serdijn, 2009), (Shin & Kwon, 2011), (Cho, Jeon, Nam, & Kwon, 2010)est la technique de prédilection pour les applications à faible consommation de courant en comparaison avec la méthode de type « current steering ».
La littérature regorge de « SAR-ADC » où la vitesse d’échantillonnage, la surface de silicium ainsi que la consommation de courant sont les objectifs premiers des concepteurs. Afin de diminuer le temps de conversion, plusieurs techniques existent telles que l’utilisation d’un procédé asynchrone, ce qui permet aux auteurs de (Yang, Naing, & Brodersen, 2010) d’atteindre un taux de conversion de 1GS/s pour une conversion de 6-bits avec une consommation de 6.7mW et une surface de silicium de 0.11mm2 pour une technologie de CMOS de 65nm. Une autre
technique utilise une variance du « SAR-ADC » soit la méthode d’approximation successive ternaire ou « TSAR-ADC ». Cette méthode examine l’information transitoire d’un « SAR-ADC » typique pour en améliorer la précision, la vitesse et la consommation de courant. Un « TSAR-
ADC » d’une résolution de 10-bits pour une consommation de 84µW à 8MHz avec une technologie 0.13µm dans une surface de silicium de 0.056mm2 est reporté par les auteurs de
(Guerber, Venkatram, Gande, Waters, & Moon, 2012). Plusieurs autres designs et techniques permettent d’amoindrir la consommation de courant et la surface et sont reportés dans (Huang, Liu, Lin, & Chang, 2009), (Cho, Jeon, Nam, & Kwon, 2010), (Huang, Chang, Liu, & Lin, 2012), (Lin, Liu, Huang, Shyu, Liu, & Chang, 2013), (Hu, Liu, Nguyen, Lie, & Ginsburg, 2013), (Xu, Liu, & Yuan, 2012). Cependant aucune architecture connue ou répertoriée ne permet une intégration dans la surface semblable de silicium à celle d’un CPAD (0.008mm2).