Q2 : Quelle méthode de réduction à base d’IP opter pour concevoir un PE ? Comment être le moins intrusif possible pour diminuer le temps de conception ?
Dans les travaux [63, 48], les architectures SIMD ne supportent pas de communications inter-PE. Ceci présente une grande limite vis à vis d’une multitude d’applications multimé-dia. La conception des PEs au sein de ces architectures est spécifique et propriétaire. Cela de-mande un temps de développement assez long. C’est pour cette raison, nous allons procéder à une conception à base d’IP afin d’accélérer la construction d’un PE et de toute l’architecture SIMD.
Dans plusieurs architectures SIMD telle que Morphosys [50], les communications irrégulières ne sont pas gérées. Ceci pose une limite concernant les communications point à point et en particulier les transferts de données parallèles.
Q3: Quel dispositif intégrer pour gérer les communications irrégulières ? Comment as-surer les entrées/sorties parallèles ?
La majorité des architectures SIMD citées précédemment sont efficaces et spécifiques pour une application bien particulière. De plus, elles ne sont ni évolutives ni extensibles pour répondre aux différents besoins applicatifs. Or, le choix d’une architecture parallèle efficace repose sur le choix du nombre de PEs à mettre en œuvre et celui du réseau d’inter-connexion leur permettant d’échanger les données à traiter [71]. Ceci nous mène à poser la question ci dessous :
Q4: Comment peut-on faire face aux limites des architectures SIMD existantes et à leur manque de flexibilité ? Quels sont les paramètres à introduire dans une architecture SIMD ?
En analysant les divers environnements de conception proposés pour les systèmes sur puce, nous remarquons que ceux à base d’IPs accélèrent et facilitent la conception. Cependant, ils sont destinés essentiellement pour des systèmes multiprocesseurs sur puce. La majorité des systèmes SIMD sont conçus manuellement et nécessitent un long temps de développement. La problématique est alors :
Q5: Comment faciliter et accélérer la conception d’une architecture SIMD ? Quel flot de conception facile et simple à opter pour de tels objectifs ?
La suite de ce document tends à répondre progressivement à ces interrogations et pro-poser des solutions pour les problématiques évoquées précédemment.
2.6 Conclusion
Dans ce chapitre, nous avons présenté les travaux qui sont en relation avec les architec-tures SIMD massivement parallèles sur puce. Notre étude a montré certaines limites dans
ces architectures en termes de performance, de flexibilité et d’adéquation avec différentes applications. Nous avons aussi abordé les méthodologies de conception proposées afin de faciliter et accélérer la conception des systèmes sur puce. Nous avons remarqué que la plu-part des méthodologies de conception d’architectures SIMD sont propriétaires et spécifiques soit pour une application donnée, soit pour une architecture particulière bien définie et non évolutive. Ce chapitre a conduit à se poser diverses questions suite aux problématiques dé-gagées. Cela rejoint parfaitement la problématique énoncée dans le premier chapitre.
Notre travail apporte une réponse pour ces différentes questions. Nous nous intéressons à proposer une méthode de conception rapide d’une architecture SIMD massivement paral-lèle en se basant sur un assemblage de composants. Cette approche a plusieurs avantages facilitant la conception et réduisant le temps de mise sur le marché. De plus, nous visons à proposer une architecture qui soit flexible et paramétrique afin de s’adapter à une appli-cation donnée. Plusieurs raisons militent en faveur d’une approche où le système peut être taillé pour une application donnée. Le modèle de notre architecture parallèle sur puce sera introduit dans le chapitre suivant.
C h a p i t r e 3
Modèle mppSoC : architecture SIMD
paramétrique et générique
3.1 Définition du modèle mppSoC . . . . 38 3.2 Description de l’architecture de mppSoC . . . . 41
3.2.1 Le processeur de contrôle : ACU . . . . 41 3.2.2 Interface ACU - PE . . . . 41 3.2.3 Le réseau de PEs . . . . 41 3.2.4 Le global routeur : mpNoC . . . . 42
3.3 Analyse du modèle architectural de mppSoC . . . . 44
3.3.1 Aspect modulaire . . . . 44 3.3.2 Aspect paramétrique et flexible . . . . 45 3.3.3 Aspect programmable . . . . 50
3.4 Validation du modèle mppSoC . . . . 52
3.4.1 Algorithme de multiplication de matrices parallèle . . . . 52 3.4.2 Algorithme de réduction : Somme de N valeurs sur P processeurs . . 55
3.5 Comparaison du modèle mppSoC avec d’autres modèles SIMD . . . . 57 3.6 Conclusion . . . . 59
Les chapitres précédents ont montré l’intérêt des architectures SIMD à efficacement exé-cuter des applications de TSS. Une analyse de l’état de l’art a dévoilé les limites des archi-tectures SIMD existantes en termes de conception et adéquation avec différentes applica-tions. En effet, l’architecture doit pouvoir répondre aux besoins de l’application pour être efficace. Ces besoins varient d’une application à une autre bien qu’elles appartiennent au même domaine. Proposer un système massivement parallèle sur puce qui peut être adapté aux exigences de l’application s’avère alors d’une importance majeure. C’est dans ce cadre que se situe le projet mppSoC. Ce projet s’oriente vers la définition et la conception d’un système SIMD appelé mppSoC. Notre objectif est de reconsidérer l’intérêt des architectures massivement parallèles en exploitant les nouvelles méthodologies d’intégration basées sur la réutilisation d’IPs. Nous visons de même un système qui soit flexible, paramétrique et configurable permettant de couvrir une variété d’applications de traitement de signal systé-matique.
Ce chapitre a pour but essentiel de définir le modèle général de mppSoC et est structuré comme suit. La section 2 décrit le modèle mppSoC en se basant sur son flot d’exécution. L’architecture de mppSoC est détaillée dans la section 3. Une analyse du modèle de mppSoC est présentée dans la section 4. Ce modèle paramétrique est justifié et validé dans la section suivante. La section 6 compare entre le modèle mppSoC et d’autres modèles d’architectures SIMD sur FPGA. Enfin, la section 7 présente une synthèse de ce chapitre et donne un aperçu sur la méthode de conception du système mppSoC.
3.1 Définition du modèle mppSoC
Dans ces travaux, nous proposons un système programmable multi-applicatifs reposant sur une architecture SIMD massivement parallèle. Rappelons les trois verrous principaux que ce système vise à lever et à concilier :
– une solution réutilisable multi-applications dans le domaine de TSS ; – une architecture extensible massivement parallèle ;
– un système programmable sur puce efficace en coût de développement.
Afin de concilier ces différents objectifs, nous avons défini une architecture SIMD massi-vement parallèle autonome, nommée mppSoC, acronyme de massively parallel processing System on Chip, dans laquelle les applications sont implémentées au moyen d’un modèle d’exécution unifié. Cette architecture est flexible (programmable et reconfigurable) pour une approche multi-applications dans le domaine de TSS.
MppSoC est un système SIMD massivement parallèle sur puce, inspiré des systèmes SIMD traditionnels plus particulièrement la MasPar [13] et conçu pour être implémenté sur des circuits FPGA. Un modèle typique du système mppSoC est illustré dans la figure 3.1. Ce modèle se caractérise par :
– un contrôle centralisé : un processeur principal appelé ACU présente le processeur performant qui contrôle tout le système et effectue les traitements séquentiels. Dans ce modèle, on trouve une seul unité de contrôle qui gère le flot d’instructions.
– un réseau de processeurs élémentaires dénotés PE : chaque PE présente une unité d’exécution simple chargée d’exécuter les traitements parallèles. Dans ce modèle, les PEs sont alors dupliqués pour former le réseau massivement parallèle. Le nombre de PEs est paramétrique.
3.1 Définition du modèle mppSoC 39 Contrôle / ordres d’exécution ACU PE1 PE2 PE3 PE4 PEM1 PEM2 PEM3 PEM4
Réseau de processeurs élémentaires
ACUData ACUInst mpNoC FIFO FIFO Routage co m m u ta te u rs comm u ta te u rs PE3 PE4 Périph. E/S Connexion de voisinage Connexion mpNoC Contrôle
FIGURE3.1 – Modèle architectural de mppSoC
– une mémoire séquentielle : l’ACU est connecté à une mémoire de programmation cen-tralisée. Cette mémoire peut être divisée en deux mémoires distinctes : une mémoire d’instructions (dénotée ACUInst dans la figure 3.1) et une mémoire de données (déno-tée ACUData dans la figure 3.1). La mémoire d’instructions contient le programme data parallèle. La mémoire de données contient les données sur les quelles opère l’ACU. La connexion entre l’ACU et sa mémoire d’instructions est modélisée par un lien unidirectionnel permettant la lecture des instructions. Cependant, la connexion entre l’ACU et sa mémoire de données est modélisée par un lien bidirectionnel per-mettant la lecture/écriture des données. Toutefois, le concepteur a le choix d’intégrer une seule mémoire qui contient à la fois données et instructions.
Un programme data parallèle est composé d’instructions parallèles et d’instructions séquentielles. L’ACU exécute toute instruction séquentielle et diffuse les instructions arithmétiques parallèles et de traitement de données au réseau de PEs.
– une interface de distribution des ordres d’exécution : l’ACU est responsable de diffuser les traitements parallèles au réseau de PEs. De ce fait, une interface de diffusion des ordres d’exécution relie l’ACU aux PEs. Cette interface est modélisée par un bus reliant l’ACU à tous les PEs du système.
– une mémoire distribuée parallèle : chaque PE est connecté à sa propre mémoire locale de données. Il traite simultanément, avec le même ordre d’exécution reçu de l’ACU, une partie de données qui lui est propre. De ce fait, un parallélisme de données est assuré. Chaque PE va ensuite stocker son résultat dans sa mémoire. La connexion entre le PE et sa mémoire est modélisée par un lien bidirectionnel assurant les opérations de lecture/écriture.
L’exécution parallèle s’effectue d’une manière synchrone.
– une communication de voisinage synchrone : les PEs sont inter-connectés par un ré-seau de voisinage. Ce dernier est modélisé par des liens bidirectionnels connectant les
PEs ensemble. En effet, le réseau de voisinage connecte chaque PE avec un nombre de ses voisins au sens géométrique déterminé selon la topologie du réseau. La struc-ture SIMD est généralement caractérisée par une topologie régulière, c’est-à-dire que la règle de connexion d’un PE est la même pour tous les PEs (modulo les bords). Les communications inter-PE s’effectuent d’une manière synchrone. Elles sont bidirec-tionnelles et gérées par des instructions de communication.
– une communication irrégulière : un réseau, appelé mpNoC : massively parallel Network on Chip, assure les communications point à point entre les divers composants du sys-tème (ACU, PEs et périphériques). Il est alors connecté à ces composants via des liens de communication point à point unidirectionnels. Ces liens connectent les composants en entrée et en sortie du mpNoC.
Les communications via le mpNoC sont aussi gérées par des instructions de commu-nication.
– un mécanisme d’activation des PEs : l’exécution des PEs est conditionnée par un bit d’activité. Ce bit est contrôlé par l’ACU à travers des instructions de contrôle. Un PE peut être en effet soit actif soit inactif ; seulement les PEs actifs exécutent les instruc-tions alors que les autres sont à un état de repos. Ce minimum d’autonomie est géné-ralement utile pour permettre l’exécution des instructions conditionnelles.
– un mécanisme d’identification des PEs : chaque PE est aussi identifié dans le système par son identité ou numéro.
– un mécanisme de Or Tree : ce mécanisme de OU global sert de test pour un contrôle de l’état du réseau de PEs en manipulant le bit d’activité. Il permet à l’ACU de savoir en permanence si au moins un des PEs est actif. Il vaut 0 si et seulement si tous les PEs sont inactifs. L’Or Tree est réalisable par un arbre de portes logiques OU faisant remonter l’information de chaque PE, d’où son nom. Son utilisation est indispensable pour la détection d’états stables ou encore de points de convergence dans beaucoup d’applications : réseaux de neurones, algorithmes de squelétisation, etc.
Nous voyons que le modèle mppSoC est simple et facile à concevoir. Une telle organisa-tion SIMD permet une grande simplicité dans l’implémentaorganisa-tion de la partie contrôle qui est unique alors que la partie exécutive est répliquée.
Pour faire face aux limites des architectures SIMD évoquées à la fin du chapitre 2 et en répondant en partie à la question Q4, nous proposons le modèle mppSoC. Ce modèle est générique, à la base du quel plusieurs configurations SIMD possibles (instances du modèle mppSoC) peuvent être construites. Pour modéliser une configuration mppSoC, l’utilisateur a besoin de définir les paramètres et les entités présentes dans le modèle et les interconnecter ensemble. En effet, une instance mppSoC peut aller d’une simple configuration composée d’un processeur de contrôle guidant un simple réseau para-métrique de PEs, à une configuration où les PEs sont inter-connectés par le biais d’un réseau de voisinage configurable, jusqu’à une configuration SIMD intégrant de plus un réseau de communication globale assurant ainsi les communications point à point entre les divers composants. De ce fait, le modèle mppSoC peut être adapté selon l’applica-tion.