Dans ce chapitre, nous avons traité de la fabrication des TFTs en pm-Si:H, de leur fonctionnement ainsi que de la caractérisation de ces TFTs. Lors de la fabrication de ces transistors, nous avons veillé à avoir des couches de la meilleure qualité possible et les plus homogènes possibles afin de faciliter les étapes de photo-lithographie. Une des étapes la plus critique est la gravure du canal arrière par la technique de Back Channel Etching pour laquelle nous devons graver un peu de notre couche active pour être certain d’avoir bien gravé la couche de silicium amorphe dopée n+. La maitrise de ce procédé permet d’obtenir des TFTs avec de bonnes performances, comme un faible courant OFF, une bonne mobilité et une faible tension de seuil. De même, la reproductibilité des performances des TFTs dépend de la maitrise de chaque étape du procédé, de l’homogénéité des épaisseurs des couches déposées, à la maitrise des procédés de gravures.
Nous avons également expliqué le fonctionnement des TFTs et les différents régimes d’opération. Ces régimes sont gouvernés par le déplacement du niveau de Fermi dans la bande interdite de la couche active selon la tension appliquée sur la grille du TFT, lequel rempli les états de défauts présents dans la bande interdite. Lorsque ces défauts sont remplis, les électrons participent entièrement à la conduction.
D’autre part, nous avons présenté notre banc de mesure ainsi que les méthodes d’extraction des paramètres que sont la mobilité, la tension de seuil, la pente sous le seuil et le rapport ION/IOFF. A travers cet exercice, nous avons vu que les interfaces avant et arrière de la
couche active (interface avec l’isolant de grille et interface avec la passivation) influencent chaque paramètre de performance des TFTs. L’ohmicité des contacts et la qualité du dopage de la couche n+ affectent aussi bien le courant ON que le courant OFF. Les défauts dans la couche active influencent le courant ON et la mobilité. Ces défauts vont également affecter la tension de seuil, tout comme la présence de charges fixes dans l’isolant de grille.
Finalement, nous avons présenté une étude sur le courant en régime bloqué, ou courant de fuite, qui nous a permis de montrer que les TFTs en pm-Si:H présentent un courant de fuite plus faible que les TFTs en µc-Si:H. Pour cela nous avons réalisé des mesures en fonction des dimensions L et W des transistors qui ont mis en évidence l’absence de courant de canal arrière dans les TFTs en µc-Si:H. D’autre part, des mesures d’énergie d’activation du courant de fuite ont permis d’établir que les TFTs en pm-Si:H, tout comme les TFTs en a-Si:H, ne présentent pas d’états dopants oxygène dans leur bande interdite et donc pas de courant
présence d’oxygène est possible à l’interface arrière des TFTs en pm-Si:H (formation d’oxyde natif), il est inactif électriquement.
Ces différents éléments nous montrent l’intérêt d’utiliser le silicium polymorphe dans la fabrication de matrice active LCD ou OLED
Références
[1] M. Oudwan et al., “Influence of process steps on the performance of microcrystalline silicon thin film transistors”,Thin Solid Films, vol.515, pp. 7662–7666, 2007.
[2] P. Roca i Cabarrocas et al., “Synthesis of silicon nanocrystals in silane plasmas for nanoelectronics and large area electronic devices”, J. Phys. D: Appl. Phys. 40, pp. 2258–2266, 2007.
[3] W. Ling et al, “Self-heating and kink effects in a-Si:H thin film transistors”, IEEE Trans. Electron Devices, vol.47, pp.387-97, 2000
[4] M. Valdinoci et al, “Floating Body Effects in Polysilicon Thin-Film Transistors”, IEEE Trans. Electron Devices, vol. 44, n° 12, pp. 2234-41, 1997
[5] A. Cerdeira et al, “New procedure for the extraction of basic a-Si :H TFT model parameters in the linear and saturation regions”, Solid-State Electronics, vol. 45, pp. 1077-80, 2001
[6] A. Cerdeira et al, “Modelling and parameter extraction procedure for nanocrystalline TFTs”, Solid-State Electronics, vol. 48, pp. 103-109, 2004
[7] M. S. Shur et al, “SPICE models for amorphous silicon and polysilicon thin film transistors”, J. Electrochem. Society, vol. 144, pp. 2833-39; 1997
[8] M. D. Jacunski et al, “Threshold voltage, field effect mobility and gate-to-channel capacitance in polysilicon TFTs”, IEEE Trans. Electron. Devices, vol. 43, pp. 1433-40, 1996
[9] S. Kishida et al, “Theoretical analysis of amorphous-silicon field-effect-transistors”, Jpn. J. Appl. Phys., vol. 22, pp. 511-17, 1983.
[10] C. R. Kagan et P. Andry, Thin-Film Transistors, Marcel Dekker Incorporation, 2003. [11] A. Rolland et al, “Electrical properties of amorphous silicon transistors and MIS
devices: comparative study of top nitride and bottom nitride configurations”, J. Electrochem. Soc., vol.140, pp. 3679-83, 1993
[12] J. P. Kleider et al, “Density of states in thin film transistors from the modulated photocurrent technique: application to the study of metastabilities”, J. Non-Cryst.
[13] R. A. Street, “Technology and applications of Amorphous Silicon”, Berlin Heidelberg: Springer, 2000
[14] R. A. Street, “Hydrogenated Amorphous silicon”, Cambridge: Cambridge University Press, 1991
[15] M. Oudwan, “Etude des propriétés des transistors en couches minces à base de siliciu m microcristallin pour leur application aux écrans plats à matrice active”, Thèse de doctorat, INP Grenoble, 2007
[16] J. Brochet et al., “Electrical characterization of Polymorphous Thin-Film Transistors for application in Active-Matrix OLED displays”, 5th International Thin-Film Transistor Conference - ITC ‘09, Palaiseau , France, 2009.
[17] A. T. Hatzopoulos et al., “Effect of Channel Width on the Electrical Characteristics of Amorphous/Nanocrystalline Silicon Bilayer Thin-Film Transistors”, IEEE Trans. Electron Devices, vol.54, n° 5, pp. 1265-69, 2007
[18] P. Servati et A. Nathan, “Modeling of the Reverse Characteristics of a-Si:H TFTs”, IEEE Trans. Electron. Devices, vol. 49, n° 5, pp. 812-19, 2002
[19] C. Das et al., “Optoelectronic and Structural Properties of Undoped Microcrystalline Silicon Thin Films: Dependence on Substrate Temperature in Very High Frequency Plasma Enhanced Chemical Vapor Deposition Technique”, Jpn. Appl. Phys. vol.43, n°6A, pp. 3269-74, 2004.
[20] T. Kamei et al., “A Significant Reduction of Impurity Contents in Hydrogenated Microcrystalline Silicon Films for Increased Grain Size and Reduced Defect Density”, Jpn. Appl. Phys. vol.35, pp.265-68, 1998
[21] F. Liu et al., “Electrical transport properties of microcrystalline silicon thin films prepared by Cat-CVD”, Thin Film Solids vol. 395, pp. 97-100, 2001
CHAPITRE 3
S
TABILITE DE
T
RANSISTORS EN
C
OUCHES
M
INCES EN
S
ILICIUM
P
OLYMORPHE
La stabilité des TFTs sous un stress électrique prolongé (gate bias stress en anglais) est d’une importance capitale lorsque les TFTs sont en fonctionnement. En effet, dès lors que l’on utilise des TFTs pour des applications telles que les afficheurs, ceux-ci peuvent être soumis à des tensions de grilles prolongées, particulièrement dans le cas d’écrans AM-OLED, ce qui a pour effet de modifier les caractéristiques des TFTs, influençant ainsi les performances des composants. Comme nous l’avons vu dans le premier chapitre, l’utilisation de TFTs pour des applications aux écrans plats à matrice active est largement répandue depuis de nombreuses années. Nous avons également soulevé les problèmes suivants : les TFTs en poly-Si ont des problèmes d’homogénéité spatiale mais sont très stables sous stress électrique ; les TFTs en a-Si:H sont très homogènes sur de grandes surfaces mais ils se dégradent rapidement lorsque l’on applique un stress électrique. Le chapitre précédent nous a permis de montrer que les TFTs en pm-Si:H sont homogènes et que la reproductibilité du procédé de fabrication est bonne, tout comme pour les TFTs en a-Si:H. Nous allons donc, dans ce chapitre, nous intéresser au comportement des TFTs en pm-Si:H sous l’action de stress électriques et plus particulièrement à la dérive de la tension de seuil. Pour cela, nous commencerons par présenter les mécanismes connus de dérive de la tension de seuil dans le silicium amorphe que sont la création de défauts dans la couche active et le piégeage de charges dans l’isolant de grille ou à l’interface couche active / isolant de grille. Nous observerons et discuterons le comportement des caractéristiques des TFTs ainsi que la dérive
de la tension de seuil pour différentes conditions de stress : faible tension de grille VG (< 20
V), fort VG (> 20 V) et VG négatif pour deux valeurs de la tension de drain VD, VD = 0.1 V et
VD = 10 V.