Conception de la partie numérique

Comme nous l’avons vu précédemment dans le partitionnement de l’architecture de ce TX-UWB, la partie numérique a pour rôle de générer les contrôles d’amplitude et de phase dédiés à la partie RF en fonction des données ternaires portant l’information à transmettre. Notons que le but de cette section est d’attirer le lecteur sur l’architecture de cette partie numérique avec un accent sur les points critiques de sa conception et non de décrire en détail la conception de cette architecture.

III.6.1 Présentation de l’architecture

A l’image de la partie RF, nous pouvons définir plusieurs blocs dans cette partie numérique afin de refléter les différentes fonctions remplies par cette dernière comme l’illustre en détail la Figure III.12.

FIG. III.12: Architecture globale de la partie numérique

L’ensemble des blocs fonctionnant à des fréquences d’horloges différentes, allant de 500 MHz à 4 GHz, l’implémentation d’un contrôleur d’horloges est nécessaire afin de générer et syn-chroniser les horloges de 500 MHz et 1 GHz à partir de la référence commune à 4 GHz. Par ailleurs, deux méthodologies de conception ont été utilisées en fonction des contraintes mises sur chacun des blocs : la première est basée sur l’utilisation des cellules d’une librairie standard (Corelib) tandis que la seconde nécessite une conception optimisée (Custom) de chacune des cellules numériques utilisées dans ces blocs comme nous l’expliquerons plus en détail par la suite.

III.6.2 Description fonctionnelle

La première opération effectuée par la partie numérique consiste, sur un front montant du signal START, à lire les données sur les bus d’entrées 8 bits DMag et DPhase. Ces données

correspondent respectivement à l’amplitude et à la phase du burst ternaire à transmettre. Un décodeur ternaire calcule ensuite les différents types de profil de signal à générer du-rant chaque période chip de 2 ns. Dans le cas d’une impulsion symétrique de 4 ns modu-lée de façon ternaire {+1, 0, -1}, il existe seulement 8 combinaisons à amplitude non nulle correspondant à l’ensemble des recouvrements possibles pour deux impulsions successives comme l’illustre la Figure III.13. Sur cette dernière, l’information de modulation des deux impulsions à transmettre est codée par le doublet [X(N) X(N+1)] ; le signal résultant du re-couvrement est la somme des amplitudes signées des deux impulsions pendant la durée chip correspondante. Afin de faciliter l’implémentation, ces 8 profils d’amplitude signée peuvent se décomposer en 4 profils d’amplitude non signée auxquels s’ajoute l’information de phase. Notons que l’ensemble de ces opérations de décodage s’effectue à une fréquence correspon-dant à la PRF instantanée maximale de la modulation ternaire, soit 500 MHz.

FIG. III.13: Ensemble des possibilités de recouvrement pour deux impulsions triangulaires successives modulées en ternaire

Dans un second temps, les profils d’amplitude non signée et non nulle sont stockés dans une Read-Only Memory (ROM) et adressés directement par le décodeur ternaire à travers les adresses A[0-3]. Trois bus de 8 bits sont issus de cette ROM ; ils correspondent aux poids faible, moyen et fort du DAC RF pour les 8 coups d’horloge de 4 GHz formant un chip de 2 ns. Nous avons choisi d’utiliser une ROM pour stocker les profils d’amplitude afin de bénéficier d’une certaine reconfigurabilité au niveau de cette architecture numérique. En effet, nous pouvons envisager par la suite une implémentation dans laquelle le profil de l’amplitude peut être modifié dynamiquement afin de s’adapter au canal adressé : soit un signal de 500 MHz ou plus de largeur de bande avec l’architecture actuelle. Concernant la polarité du signal à émettre, cette dernière est directement obtenue par un bloc logique fonctionnant à 1 GHz et prenant en entrée les signaux de phase PS0, PS1 et ENB_PH issus aussi du décodeur ternaire.

La dernière opération effectuée par cette partie numérique consiste à mettre en série les don-nées des bus de 8 bits en sortie de ROM et à synchroniser ces dernières avec l’information de

polarité avant d’aller contrôler la partie RF. Notons que des buffers numériques ont été inclus en sortie de cette partie, après les bascules D Flip-Flop (DFF), afin de pouvoir directement interfacer les parties numérique et RF au niveau de l’assemblage final du TX-UWB.

III.6.3 Simulation fonctionnelle

La Figure III.14 illustre les propos décrits précédemment. Sur cette dernière est simulé une initialisation par activation du signal RESET à 2 ns et une génération d’un burst modulé ternaire [-1 0 +1 +1 0 -1 +1 0], déclenché par front montant du signal START à 24 ns. L’initialisation du numérique est nécessaire afin de mettre à zéro le compteur avant la géné-ration du premier burst. Par ailleurs, cette Figure III.14 nous affiche en parallèle des signaux de contrôle le courant traversant une charge de 100 Ω en sortie de la partie RF ; la forme d’onde obtenue pour ce courant correspond en tout point à la séquence ternaire en entrée du numérique, séquence rappelée par l’intermédiaire des signaux numériques DMag_serial et DPhase_serial sur ce chronogramme.

FIG. III.14: Chronogramme fonctionnel de la partie numérique

En terme de consommation de la partie numérique, nous avons obtenu en simulation une consommation moyenne de 1.07mA sous une tension d’alimentation de 1.2V dans un cas typique. Nous avons aussi observé des pics de consommation de l’ordre de 4 mA ; ces pics pourrait engendrer des perturbations au niveau de l’alimentation si un bloc de régulation de type Low Drop-Out (LDO) n’est pas utilisé pour alimenter ce numérique.

III.6.4 Conception Custom versus Corelib

Comme souligné précédemment, la méthodologie de conception mise en œuvre est différente suivant la fréquence de fonctionnement du bloc à implémenter. Dans les cas où la fréquence de fonctionnement du bloc devient critique vis-à-vis de la technologie utilisée – soit approxi-mativement au-delà de 1 GHz en CMOS 65 nm LP-SVT –, les retards ajoutés par les cellules numériques d’une librairie standard de type Corelib deviennent trop importants par rapport à la fréquence de fonctionnement du bloc. Ceci est majoritairement du à l’utilisation exclu-sive du polysicicium et du premier niveau de métallisation M1 pour effectuer les connexions intra-cellulaires. Cette méthodologie a l’avantage de réserver l’ensemble des autres niveaux de métallisation aux connexions inter-cellulaires et donc de maximiser la densité d’intégra-tion des circuits numériques utilisant ces Corelibs.

Dans notre architecture numérique, il a été nécessaire de revoir la conception et le layout des cellules numériques utilisées dans les blocs fonctionnant à 4 GHz, ceci afin de réduire les temps de propagation des signaux dans les cellules au détriment de l’utilisation de un voir deux niveaux de métallisation supplémentaires pour les connexions intra-cellulaires comme l’illustre la Figure III.15.

FIG. III.15: Comparaison de deux layouts de bascule en librairies Corelib et Custom

La synchronisation des contrôles d’enveloppe et de phase en sortie de la partie numérique est effectuée par l’intermédiaire de DFFs dynamiques en structure CMOS. Il est pertinent de noter qu’une conception optimisée nous a permis d’atteindre une fréquence maximale de fonctionnement de 4 GHz pour ces dernières.