La structure de déclenchement est composée de quatre éléments (Figure 137). En entrée un amplificateur de gain unitaire permet d’interfacer l’oscillateur local à 4 GHz et la ligne de propagation adaptée 50 Ω. Le signal d’horloge est ensuite propagé dans la structure par une ligne de transmission chargée en sortie par une résistance de 50 Ω. Le long de cette ligne, des circuits de remise en forme permettent de changer le signal sinusoïdal propagé sur la ligne en signal numérique qui présente des fronts de propagation très raides. Enfin, le circuit qui pilote l’échantillonneur-bloqueur est chargé de répartir le signal de déclenchement sur les différentes paires différentielles de l’échantillonneur-bloqueur. Circuit qui pilote l’E/B E/B voie 1 P E/B voie 2 P E/B voie 5 P RF RF Circuit de remise en forme Oscillateur local 4 GHz RF RF RFRF 50 Ω Amplificateur
d’entrée Ligne de propagation d’horloge
Figure 137 : Schéma de la structure de déclenchement
Deux de ces circuits ont déjà été conçu : l’amplificateur d’entrée est le même que celui de la structure de propagation et le circuit qui pilote l’échantillonneur-bloqueur est le même que celui de l’architecture à circuit retard.
Dans cette sous-partie nous étudierons donc la conception des deux autres éléments: le circuit de remise en forme et la structure de propagation.
1.1 Conception du circuit de remise en forme
Pour concevoir le circuit de remise en forme, nous étudions d’abord les contraintes de sortie. Le circuit qui pilote l’échantillonneur-bloqueur est constitué de deux inverseurs basés sur des transistors de 6×2 µm2 et un inverseur utilisant des transistors de 3×2 µm2. Il faut donc en sortie du circuit de remise en forme des transistors de 20×2 µm2. Cet étage de sortie doit présenter un gain très élevé pour obtenir la meilleure remise en forme du signal possible.
Si on ne place qu’un seul inverseur dans ce circuit, on rencontre deux problèmes. En sortie, le temps de commutation de 20 à 80 % n’est que de 17 ps. Cette valeur ne permet pas le déclenchement optimal des échantillonneurs-bloqueurs (pour l’architecture à circuit retard, le temps de commutation à l’entrée du circuit qui pilote l’échantillonneur-bloqueur est de 12 ps). Le second problème se situe sur l’entrée de l’inverseur et a été décrit dans le chapitre 2 : l’impédance d’entrée de l’inverseur évolue rapidement autour du passage à zéro, ce qui provoque une dégradation du signal au moment du déclenchement. Cette perturbation intervient au moment le moins opportun et se traduit par une augmentation du jitter. Dans notre cas, ce signal de déclenchement est propagé sur ligne de transmission, ce qui augmente encore le phénomène : l’erreur provoquée par chaque voie s’accumule.
Il est donc nécessaire d’ajouter un étage d’entrée qui présente un gain faible pour réduire les effets de la commutation sur l’entrée, mais un gain suffisant pour diminuer le temps de commutation de la sortie du circuit. Cet étage est réalisé par un inverseur composé de transistors de 15×2 µm2 et présente un gain basse-fréquence de 6 dB. L’utilisation d’un inverseur à faible gain et à gros transistors permet en effet de minimiser le jitter. Nous obtenons alors en sortie un temps de montée de 10 ps, compatible avec le circuit qui pilote l’échantillonneur-bloqueur.
Le schéma électrique de ce circuit est représenté Figure 138. Il est très proche du circuit de remise en forme de l’architecture à circuits retard, mais les rôles des inverseurs sont intervertis : le premier permet d’isoler la ligne de propagation et le second permet de redresser les fronts de déclenchement. 30 mA 45 mA T15 T15 T15 14 Ω 40 mA 60 mA T20 T20 T20 21,2 Ω 20 Ω T15 T20 32,9 Ω 83,9 Ω 62,4 Ω 29,5 Ω 3,4 Ω
1.2 Conception de la ligne de propagation d’horloge
Cette conception est très proche de celle réalisée pour la structure de propagation du signal. La principale différence vient de la bande-passante : dans le cas traité précédemment, il fallait que la propagation soit optimisée sur une large bande-passante alors que dans notre cas, l’optimisation n’est réalisée que pour une seule fréquence, à 4 GHz.
• Taux d’onde stationnaire
Les circuits de remise en forme présentent une impédance d’entrée capacitive qui accroit le taux d’onde stationnaire de la ligne de propagation. Ce taux d’onde stationnaire modifie l’amplitude des ondulations mais surtout introduit des erreurs de phase responsables du jitter statique du système. Pour compenser cet effet capacitif, on crée un effet selfique sur la ligne de propagation en augmentant localement son impédance. La méthode d’optimisation est la même que précédemment : on cherche à réduire la différence d’amplitude et l’erreur de phase entre les différentes voies.
On observe Figure 139 que la forme temporelle du signal de déclenchement n’est pas trop altérée lors de la propagation le long de la ligne. L’amplitude du signal varie peu et on n’observe aucune perturbation lorsque le signal passe par zéro.
100 200 300 400 0 500 -0.4 -0.2 0.0 0.2 0.4 -0.6 0.6 Temps, ps A m p litu d e , V 50 ΩΩΩΩ 50 ΩΩΩΩ 4 GHz
Figure 139 : Forme temporelle du signal d'horloge à l'entrée de chaque voie d'échantillonnage
• Déphasage entre les voies
Dans la partie synchronisation, nous avons vu que la période d’échantillonnage est assurée par la longueur des lignes. Les désadaptations d’impédance créées par les circuits de remise en forme modifient le taux d’onde stationnaire et modifient les déphasages des signaux. Nous représentons Tableau 19 le retard entre les différentes voies d’échantillonnage.
Tableau 19 : retard simulé entre les déclenchements des voies d'échantillonnage
On observe alors deux effets du taux d’onde stationnaire : d’une part le retard entre les voies d’échantillonnage est plus important que prévu (la moitié de la période d’échantillonnage, soit 12,5 ps) et d’autre part ce retard n’est pas constant.
Pour retrouver une période d’échantillonnage de 25 ps, il est donc nécessaire de réduire la distance entre les lignes d’échantillonnage. La propagation du signal sera alors légèrement plus lente sur la ligne de propagation de l’horloge que sur la ligne de propagation du signal.
Les différences de retard entre les voies d’échantillonnage peuvent être corrigées soit en faisant varier la distance entre les voies d’échantillonnage, soit en apportant une correction dans les circuits de remise en forme.
III - Simulation des performances
Une fois encore, nous ne nous intéresserons qu’à la structure de déclenchement puisque les performances de la structure de propagation ont déjà été simulées pour l’architecture à circuits retard.
1 Simulation du jitter
Les résultats de simulation sont présentés sous forme graphique Figure 140, et sous forme numérique Tableau 20.
Tableau 20 : Jitter simulé sur les différentes voies d'échantillonnage
On obtient un jitter moyen très faible, d’environ 23,3 fs. Cette valeur permet une résolution de 9,4 bits effectifs à 8 GHz, dans le cas où on dispose d’une référence sinusoïdale parfaite.
Entre les voies 1 et 2 2 et 3 3 et 4 4 et 5
Valeur du retard simulé 15,11 ps 15,11 ps 15,06 ps 14,71 ps
Numéro de la voie
d’échantillonnage 1 2 3 4 5 Total Jitter simulé 17,0 fs 28,0 fs 24,8 fs 24,1 fs 20,9 fs 23,3 fs
Figure 140 : Résultats de simulation du jitter
On constate Figure 140 que le jitter de l’architecture à ligne de propagation d’horloge décroit avec le numéro de la voie, sauf pour la première voie qui présente la plus faible valeur. Le jitter est donc plus élevé au centre de la ligne que sur ses extrémités. Ceci a pour principale cause le taux d’onde stationnaire de la ligne de propagation du signal de déclenchement.
On constate aussi que contrairement à ce que nous attendions, le jitter est un peu plus élevé que pour l’architecture à circuits retard. Il ne suffit donc pas de simplifier la structure de propagation pour réduire le jitter ; il faut aussi que les circuits soient placés dans des conditions où ils seront moins sensibles au bruit.
2 Conclusions
On constate que les performances de cette architecture sont très proches de celles de l’architecture à circuits retard. Cette seconde architecture étudiée présente donc une bonne alternative à la première solution. Cependant, deux aspects négatifs limitent le champ d’application de cette architecture. En premier lieu le jitter statique : on a vu que le taux d’onde stationnaire de la ligne de propagation se traduit par une modification des retards entre les voies d’échantillonnage. La phase du signal de déclenchement n’est donc pas linéaire le long de la ligne de transmission ce qui crée une erreur statique sur les instants de déclenchement des différentes voies d’échantillonnage. Cette erreur peut être corrigée soit en modifiant la géométrie du système (pas spatial qui sépare les voies d’échantillonnage non constant) soit en ajustant le retard des circuits de remise en forme du signal.
Une deuxième limitation de cette architecture a été identifiée : la période d’échantillonnage dépend de la géométrie du système. Contrairement à l’architecture à circuits retard, les distances qui séparent les éléments du système interviennent directement sur la période d’échantillonnage. Pour diminuer celle-ci, il est donc nécessaire de miniaturiser les circuits. Le dessin des masques des MMIC doit aussi tenir compte impérativement de ces dimensions ce qui constitue une contrainte supplémentaire.