Chaîne directe d'acquisition du signal

Comme présentée gure 3.3, la chaîne d'acquisition du courant IDS est constituée de trois blocs de base. Le premier a pour but de convertir le courant issu du CNTFET en une tension analogique. Le second de décaler et d'amplier la tension sortant du premier bloc. Le troisième bloc conforme le signal sur une dynamique de ± 2 V an de rendre les tensions de sorties compatibles avec le convertisseur sigma-delta choisi (réutilisation d'un CAN sigma-delta de résolution 13 bits déjà développé au laboratoire).

Figure 3.3  Représentation schématique de la chaîne directe d'acquisition du courant issu du capteur de gaz.

3.3.1 Le convertisseur courant-tension

Le convertisseur courant-tension utilisé dans la conception de cet ASIC est représenté -gure 3.4. Comme il a été mentionné dans le cahier des charges, le courant ICN T F ET prendra comme valeur maximale 2 µA. Ainsi la tension de sortie de ce premier bloc variera de VREF M, pour un courant d'entrée nul (de l'ordre du nA), à VREF M + I_{CN T F ET} · R(500k), c'est à dire V_{REF M} + 1 V au maximum. VREF M correspond à la tension milieu de notre alimentation et nous est donnée par l'intermédiaire d'un Band Gap. Ainsi avec une alimentation standard de 3,3 V, notre VREF M sera de 1,65 V. VOU T 1 prendra donc des valeurs comprises entre 1,65 V et 2,65 V.

Figure 3.4  Schéma du bloc convertisseur courant-tension

Ce montage permet également d'imposer un potentiel xe, xé à 1,65 V sur VIN 1 = V₋ (en-trée inverseuse de l'amplicateur utilisé pour réaliser le convertisseur courant-tension). Nous verrons dans la section relative au contrôle des potentiels appliqués au CNTFET l'utilité de ceci. On rajoute à ce convertisseur courant-tension une capacité de ltrage placée en parallèle de la résistance de 500 kΩ. Cette capacité ore au montage une double fonction. Elle permet tout d'abord de faire oce de ltre passe-bas de sorte à éviter le repliement lors de la conversion analogique-numérique. Elle permet également de limiter la contribution du bruit. Comme évo-qué précédemment, nous souhaitons une résolution de conversion de l'ordre du nano-Ampère, ainsi il ne faut pas que la chaîne de conditionnement présente un bruit ramené en entrée su-périeure à 1 nA. L'amplicateur opérationnel utilisé est un OTA2, bas bruit, à deux étages, compensé par eet Miller, développé au sein du laboratoire.

3.3.2 L'amplicateur-décaleur

L'amplicateur-décaleur, illustré gure 3.5, a pour but de doubler la dynamique de VOU T 1

et de conformer le signal dans une pleine dynamique de 0,65 V (VREF L) à 2,65 V (VREF H), 2. Operationnal Transconductance Amplier

Figure 3.5  Schéma du bloc amplicateur-décaleur

La tension de sortie de ce deuxième bloc prendra comme valeur 0,65 V pour un courant I_{CN T F ET} nul et 2,65 V pour un courant ICN T F ET égal à 2 µA.

Là encore, une capacité C est placée en parallèle de la résistance R et fait oce de ltre passe-bas. La valeur des résistances a été choisie à 500 kΩ de sorte à minimiser la valeur de C mais aussi pour ne pas apporter une contribution en bruit thermique trop importante.

3.3.3 Le conformateur diérentiel

Dans le cadre d'un autre projet développé au laboratoire, la conception d'un modulateur analogique-numérique bas bruit de type Sigma-Delta avait été entreprise. Pour un gain de temps notable, nous avons décidé de réutiliser pour le projet CAPTEX ce Sigma-Delta du second ordre à entrée diérentielle dont les spécications sont largement acceptables pour notre application. En eet, pour une fréquence d'échantillonnage de 1 MHz, la résolution est de 11 bits, ce qui permet de respecter la résolution imposée par le cahier des charges. Ce modulateur possède une dynamique d'entrée de ±2 V. Comme l'entrée du modulateur se fait en diérentielle, il est nécessaire de concevoir un bloc qui permettra la connexion du bloc 2 à ce dernier, c'est l'objectif de ce bloc numéro 3 de la chaîne d'acquisition du courant.

Comme le montre la gure 3.6, ce conformateur transforme le signal unipolaire issu du bloc 2 vers un signal diérentiel. Ce signal aura une dynamique de sortie de ±2 V autour d'une tension de mode commun choisie à VREF M. Ainsi, dans le premier cas limite, quand le signal d'entrée VOU T 2 sera égale à 0,65 V, VOU T 3 sera égale à -2 V, c'est à dire que VOU T 3+ sera égale à 0,65 V et VOU T 3− sera égale à 2,65 V. D'autre part, dans le deuxième cas limite, quand le signal d'entrée VOU T 2 sera égale à 2,65 V, VOU T 3 sera égale à 2 V, c'est à dire que VOU T 3+

sera égale à 2,65 V et VOU T 3− sera égale à 0,65 V.

Là aussi, une capacité C est placée en parallèle de chaque résistance R2 et fait oce de ltre passe-bas. Les valeurs des résistances R1 et R2 ont là encore été choisies respectivement

Figure 3.6  Schéma du bloc conformateur-diérentiel

à 250 kΩ et 500 kΩ de sorte à minimiser la valeur de C mais aussi pour ne pas apporter une contribution en bruit thermique trop importante.

3.3.4 Caractérisations

Pour caractériser expérimentalement la chaîne d'acquisition du courant ICN T F ET, nous avons réalisé en technologie basse tension (technologie CMOS 0.35 µm d'AMS3) une première puce intégrant plusieurs éléments : la chaîne d'acquisition du courant, le contrôle des tensions de référence (VREF L, VREF M et VREF H) ainsi que le modulateur Sigma-Delta que nous détaillerons dans une prochaine section. Le dessin des masques de cette première puce est représenté sur la gure 3.7. Notre première puce intègre deux chaînes complètes d'acquisition du courant, c'est à dire qu'il lui est possible d'eectuer en parallèle la mesure du courant ICN T F ET provenant de deux CNTFET diérents.

Pour valider notre chaîne d'acquisition du courant ICN T F ET, nous avons préalablement réa-lisé une carte de test que nous présentons gure 3.8. Cette carte de test nous permet de contrôler l'intégralité des signaux d'entrée (les courants ICN T F ET et le codage binaire envoyé au CNA que nous détaillerons dans la section suivante) envoyés vers notre première puce et d'en me-surer toutes les sorties : les deux tensions de sortie de nos deux chaînes analogiques VOU T 3−

et VOU T 3+ ainsi que nos tensions de référence VREF L, VREF M et VREF H. Il nous est également possible de visualiser le train de bits sortant de chaque modulateur Sigma-Delta.

Pour caractériser la chaîne d'acquisition du courant ICN T F ET, nous avons procédé, grâce au support de la carte de test, à la mesure des tensions VOU T 3− et de VOU T 3+, en appliquant en entrée de la chaîne une rampe de courant. Cette rampe de courant balaye des intensités de 0 à 2 µA comme l'impose le cahier de charge.

Figure 3.7  Dessin des masques de la première puce réalisée pour le projet CAPTEX. Ce composant intègre la chaîne d'acquisition du courant IDS du CNTFET.

Comme le montre la gure 3.9, la chaîne est parfaitement conforme au cahier des charges. En eet, la tension de sortie VOU T 3+ est à VREF H, soit 2,65 V lorsque le courant d'entrée est nul. Pour un même courant nul, la sortie VOU T 3− est à VREF L, soit 0,65 V. A l'inverse, pour un courant d'entrée maximal de 2 µA, la tension de sortie VOU T 3+ est à VREF L, soit 0,65 V et la tension de sortie VOU T 3− est à VREF H, soit 2,65 V. Les caractéristiques représentées gure 3.9 sont la moyenne des caractéristiques issues de 8 chaînes d'acquisition diérentes.

Figure 3.9  Caractérisation de la chaîne d'acquisition du courant IDS du CNTFET. Rappelons que l'acquisition du courant ICN T F ET constitue le premier objectif du Work Pa-ckage du projet CAPTEX dans lequel notre équipe se place. Ainsi, d'après les résultats issus des caractérisations présentées gure 3.9, nous pouvons dire que ce premier contrat est rempli.