Les aspects extrinsèques

Jusqu’à présent, nous avons décrit le comportement intrinsèque du transistor MOS, c’est-à-dire que nous avons considéré que les électrodes de drain et de source étaient connectées directement de part et d’autre du canal. Les choix technologiques qui sont appliqués aux niveaux des diffusions de source et de drain ont en fait une incidence très forte dans le comportement électrique global du transistor MOS bulk.

Ces diffusions drain et source sont ainsi sources de dégradation de plus en plus importantes sur le comportement électrique, tant sur le plan statique (résistances), que dynamique (capacité extrinsèque notamment), et cela d’autant plus que le transistor devient petit. Ainsi, est-il indispensable de comprendre et de prendre en compte ces zones pour correctement évaluer les performances réelles du transistor.

Les principaux éléments, générés lors de la fabrication du transistor, qui dégradent les performances intrinsèques des dispositifs sont (Fig. 1.12) [25] :

ƒ la résistance d’accès à la grille (due aux contacts, au type de grille utilisée),

ƒ les résistances d’accès au drain et à la source (dues aux contacts, aux extensions et aux

source/drain siliciurées ou non),

ƒ les résistances d’accès au substrat,

ƒ les capacités grille-drain et grille-source : capacités de bord (fringe) et de

recouvrement (overlap),

ƒ les capacités drain-substrat et source-substrat (capacités métalliques et de jonction),

ƒ la capacité drain-source (capacité métallique et de proximité),

Fig. 1.12: Schéma d’une structure de transistor MOS bulk mettant en évidence les aspects extrinsèques [25]

Dans le chapitre 5 de ce manuscrit, nous nous intéresserons aux éléments qui nous semblent très « néfastes » dans le bon fonctionnement électrique du transistor MOS, à savoir les capacités extrinsèques (la capacité de recouvrement et les capacités de bord) et les résistances série (résistances d’accès au drain et à la source).

Les résistances source-drain (résistances série)

Lors du scaling des dispositifs, la diffusion latérale ne peut être réduite dans les

mêmes proportions que la longueur de grille ; ainsi la région de recouvrement entre la grille et les diffusions de source et de drain devient-elle une fraction significative de la longueur de grille des structures fortement-submicroniques. Cela a pour conséquence directe d’augmenter

le poids de la résistance extrinsèque (R_S + R_d), appelée également résistance série R_sd, au

regard de la résistance canal R_ch.

Par ailleurs, il est nécessaire de réduire l’extension des profondeurs des jonctions

(X_j) de source et de drain afin de réduire les effets canaux courts. Mais, en contrepartie, cette

réduction des profondeurs des jonctions entraîne une augmentation des résistances parasites

de source et de drain R_S et R_d en série avec la résistance du canal R_ch (montré dans la

Fig. 1.13). Par conséquent, les technologues doivent trouver un compromis entre le contrôle

des effets canaux courts qui dégradent le courant I_off et les résistances parasites qui dégradent

Fig. 1.13 : Illustration des différentes résistances vues entre le drain et la source

Dans les technologies submicroniques, la présence de régions peu dopées près du canal et des diffusions de drain et de source (ces régions sont désignées sous le nom de LDD ou « Lightly Doped Drain ») permet une meilleure répartition des zones de déplétion et donc du champ dans la structure. Les porteurs ne seront plus suffisamment accélérés pour engendrer le phénomène d’ionisation par impact.

Malheureusement ces zones sont fortement résistives, aussi elles augmentent encore

la valeur de la résistance série (R_sd) et réduisent les tensions effectives réellement appliquées

sur les électrodes de source et de drain [26] [27].

La capacité extrinsèque

Quand les transistors deviennent fortement submicroniques, la capacité extrinsèque constitue une part importante de la capacité de grille du dispositif (plus de 30% pour un

MOSFET de 0, 2µm). Par ailleurs, de par l’importante réduction d’échelle des transistors,

cette capacité est fortement dépendante des polarisations externes appliquées aux électrodes, lorsque ces transistors se trouvent dans le régime sans courant [28], [29]. La capacité extrinsèque désigne l’ensemble des trois capacités parasites du transistor MOS, à savoir la

capacité de recouvrement C_ov TP

6

PT

(ou d’overlap), la capacité de bord interne C_if et la capacité

de bord externe C_of (cf. Fig. 1.14).

TP

6

PT

Fig. 1.14 : Schéma illustrant les différentes composantes de la capacité extrinsèque du transistor MOS bulk

1.2.2 Conclusion

Une première conclusion se dégage de cette section. Différentes voies sont déjà explorées en vue de poursuivre la miniaturisation du MOSFET.

La première consiste à trouver des solutions technologiques pour optimiser toujours davantage les performances du transistor MOS bulk. Cela se retrouve notamment aux niveaux des jonctions (poches super halo, etc.…), du canal (utilisation du silicium contraint, dopage rétrograde, etc...), de l’isolant de grille (utilisation du HfO2), de la grille (matériau midgap, etc…) pour continuer la réduction des dimensions du transistor MOS bulk.

Mais à mesure que les dimensions du transistor MOS deviennent de plus en plus petites

(L< quelques 10nm ), les solutions technologiques butent de plus en plus sur la barrière

infranchissable des propriétés intrinsèques des matériaux.

La seconde voie à envisager pour contourner les problèmes actuels, et surtout à venir, auxquels le MOSFET bulk est confronté, consiste à élaborer des structures alternatives. La section suivante est consacrée aux nouveaux composants identifiés comme les solutions innovantes assurant la pérennité de la nanoélectronique sur silicium.

Nous nous limiterons ici aux solutions « classiques » trouvées dans le cadre de la réduction des dimensions du MOSFET et n’évoquerons pas les solutions trouvées en électronique moléculaire (solutions post-roadmap). Nous détaillerons en particulier les solutions les plus en lien avec cette thèse, et donc les technologies « SOI ».