Dans ce chapitre, nous introduisons une architecture optimisée pour la modulation OFDM avancée pour des communications large bande et multi standard. Elle permet de réaliser soit une modulation OFDM/QAM classique qui consiste en une TFR, soit une modulation OFDM/OQAM qui nécessite en plus de la TFR, un ltrage de mise en forme. La solution proposée est une archi-tecture à base de mémoires qui exploite une stratégie de réutilisation des ressources et combine à la fois un parallélisme à gros grains et à grains ns. En plus du parallélisme, elle utilise une approche en pipeline dans le traitement des données an d'augmenter le multiplexage spatial permettant ainsi de traiter un plus grand nombre de données à la fois. Elle permet avec les mêmes ressources du circuit, de réaliser soit une TFR, soit le ltrage de mise en forme par la fonction IOTA.
Le processeur OFDM avancé est paramétrable pour des TFR de taille 64 points à 8192 points et peut réaliser un ltrage de mise en forme avec des longueurs de troncature égales à 2, 4 ou 8. Jusqu'à quatre modulations peuvent être réalisées en même temps dans le cas d'un système MIMO. Il utilise l'algorithme radix-2i avec un entrelacement en fréquence pour la TFR an de diminuer le nombre de multiplications complexes tout en gardant un chemin de données identique.
An de générer un signal OFDM pour diérents standards, plusieurs recongurations à l'in-térieur de l'architecture sont possibles. Ces recongurations se font à diérents niveaux incluant les mémoires, les interconnexions, et la matrice de calcul qui permet de traiter les données. Ces recongurations sont dictées par le nombre de points à traiter, la longueur de troncature de la fonction IOTA et le mode MIMO.
L'utilisation d'une architecture à mémoires et la réutilisation des ressources disponibles per-mettent de limiter les ressources arithmétiques et diminuent grandement la taille du processeur. Selon la conguration choisie, seules les ressources nécessaires sont utilisées tandis que les res-sources non nécessaires sont désactivées. De plus, grâce au degré de parallélisme, le processeur peut générer un débit symbole de plusieurs centaines de Mb/s, tout en limitant la consommation d'énergie. La solution ore un bon compromis entre recongurabilité, performance et consom-mation.
La gure 4.1 illustre l'architecture système de la solution. On peut diviser l'architecture en quatre grandes parties :
1. Les ressources mémoires spéciques à la TFR qui englobent les mémoires des échantillons et des coecients de rotation W.
Chapitre 4: Approche système 41 2. Les ressources mémoires spéciques au ltrage IOTA qui englobent les mémoires des
échan-tillons et des coecients de la fonction IOTA.
3. Les ressources arithmétiques formant une matrice de calcul, qui permettent de réaliser à la fois l'algorithme de la TFR et le ltrage par la fonction IOTA.
4. Le module de contrôle permettant de gérer le fonctionnement global de l'architecture selon les diérents paramètres.
Figure 4.1 Architecture simpliée du processeur OFDM avancé proposé
4.1 Caractéristiques de l'architecture
Cette section illustre les principales caractéristiques de l'architecture, à savoir sa recongu-rabilité, son parallélisme et sa stratégie basse consommation.
Architecture recongurable
La reconguration de l'architecture se fait à plusieurs niveaux et selon trois paramètres à savoir le nombre de pointsN, la longueur de troncatureL, et le mode MIMO. Les recongurations se situent aux niveaux suivants :
Les mémoires :
Les tailles des mémoires varient de 64 à 8192 points. Selon le paramètreN, on désactive les mémoires non nécessaires. De plus, pour les mémoires de ltrage, certaines mémoires sont désactivées en plus, selon le paramètre L. Les mémoires sont donc constituées de bancs de mémoires concaténables grâce au vecteur d'adresse.
Les modules de calculs :
Les interconnexions entre les diérents modules de calculs constituant la matrice repré-sentent le premier niveau de conguration au niveau de la matrice de calcul. Ceci nous permet de reproduire les deux ots de données nécessaires pour un modulateur OFDM avancé, à savoir le ot de donnée pour le traitement de la TFR et celui pour le ltrage par la fonction IOTA.
Il existe une reconguration aussi selon l'algorithme utilisé. La classe d'algorithmes de la TFR choisie est celle des algorithmes radix-2i. La topologie du ot de données est
Chapitre 4: Approche système 42
toujours la même quelque soit i (i varie de 1 à 3), et a la même régularité : il s'agit de celui d'une TFR radix-2. Seul le nombre de modules de calcul nécessaires varie. Par conséquent, selon l'algorithme utilisé, on désactive les modules de calculs non nécessaires.
Finalement, le dernier niveau de reconguration se situe à l'intérieur même de chaque module de calcul. En eet, selon qu'on eectue une opération de TFR ou ltrage, les modules de calcul devront eectuer soit des opérations d'additions/multiplications com-plexes appelées opérateur papillon (cas de la TFR), soit des additions/multiplications réelles (cas du ltrage).
Cette réutilisation des modules de calcul pour le ltrage IOTA constitue un caractère innovant de l'architecture.
Architecture parallèle
Le degré de parallélisme est dicté par l'algorithme de TFR utilisé le plus élevé à savoir le radix-23. En eet, pour un algorithme radix-2i, on manipule2i échantillons à la fois suriétage. Dans le cas de notre architecture, on manipule 8 échantillons à l'entrée en même temps sur 3 étages maximum pour le mode TFR. On garde le même nombre de parallélisme pour le ltrage IOTA.
Ce taux de parallélisme nous permet aussi de réaliser 2 ou 4 TFRs en parallèle. En eet, dans le mode MIMO 2x2, on manipule 4 échantillons par TFR pour un total de 8 échantillons. Dans le cas du mode MIMO 4x4, on manipule 2 échantillons par TFR pour un total toujours égal à 8. Dans ce mode, le processeur est équivalent à 2 ou 4 modulateurs indépendants réalisant le même traitement sur diérents vecteurs de données.
Architecture basse consommation
Le choix d'algorithme de haut degré pour la TFR est en lui-même un choix permettant de diminuer la consommation. Plus le degré est haut, plus le nombre de multiplications complexes triviales augmente. Ceci permet une consommation moindre. En eet, les multiplieurs sont un des composants les plus gourmands en termes d'énergie. Dans une optique de basse consommation, on tire parti des multiplications triviales : lorsque les facteurs de rotation sont égaux à ±1 ou
±j, on désactive les multiplieurs et les additionneurs dans les modules de calcul.
Le taux de parallélisme nous permet aussi d'opérer à des fréquences très basses et de ce fait, une tension réduite peut être appliquée au modulateur, nous permettant d'obtenir un gain de la puissance consommée.
De plus, les algorithmes de haut degré pour la TFR exigent un accès mémoire moins fréquent ce qui diminue par conséquent la consommation. Pour les algorithmes radix-2i, on accède aux mémoires tous les i étages. Ainsi, pour le radix-23, on accède trois fois moins fréquemment aux mémoires que pour le radix-2, et deux fois moins pour le radix-22 toujours par rapport au radix-2. Finalement, comme on l'a expliqué dans la partie reconguration, la désactivation de cer-taines mémoires ou modules de calcul selon les paramètres N,L et le mode MIMO permettent d'optimiser la consommation de notre architecture. Ceci est fait grâce à la désactivation des horloges (clock gating) pour un prototypage FPGA. Pour une implémentation sur circuit
dé-Chapitre 4: Approche système 43
dié ASIC, il serait possible de couper complètement la tension des parties non utilisées, ce qui coupera toute consommation à la fois dynamique mais aussi et surtout statique.
4.2 Multiplexage temporel des opérations
Les architectures à base de mémoires utilisent un multiplexage temporel des opérations. Dans notre cas, un premier multiplexage consiste à réaliser la TFR et le ltrage en deux étapes suc-cessives. De plus, chacune de ces deux étapes est elle même réalisée en plusieurs passages dans la matrice de calcul. La gure 4.2 illustre l'ordonnancement des opérations pour une modula-tion OFDM/OQAM. Le mode de foncmodula-tionnement est illustré pour chacun des composants du modulateur, à savoir, les mémoires de la TFR, les mémoires de ltrage et la matrice de calcul.
Figure 4.2 Ordonnancement des opérations pour diérents composants du processeur pour une modulation OFDM/OQAM
La mémoire des échantillons pour la TFR est composée de deux bancs de RAMs àN points. Chacun de ces deux bancs sert alternativement à la réception des N échantillons à l'entrée du modulateur et au traitement des données. Ainsi, lorsque la RAM 1 est en mode réception, des opérations d'écriture des échantillons sont eectuées à la fréquence d'échantillonnage. Des opéra-tions d'écriture/lecture à la fréquence de traitement du processeur sont eectuées sur la RAM 2 lors du traitement de la TFR, et seules des opérations de lecture sont eectuées durant le mode ltrage (dans le cas d'une modulation OFDM/OQAM), toujours à la même fréquence, an de transférer les résultats de la TFR vers la matrice pour l'opération de ltrage. Les rôles sont inver-sés à chaque nouvelle entrée de N échantillons. Les mémoires ROM des coecients de rotation
W servent seulement lors du traitement de la TFR et sont désactivées durant le mode IOTA et inversement pour les mémoires ROM des coecients IOTA. Des opérations d'écriture/lecture sont réalisées sur les mémoires RAMs IOTA lors du ltrage de mise en forme et sont désactivées autrement.
La matrice de calcul reçoit durant le traitement de la TFR les échantillons d'une des deux mémoires RAMs de la TFR ainsi que les facteurs de rotations stockés dans les ROMs an de réaliser une opération papillon radix-2i. Durant le ltrage de mise en forme, la matrice de calcul reçoit les résultats de la TFR stockés dans une des deux mémoires RAMs de la TFR, les coecients des mémoires ROMs IOTA ainsi que les échantillons ltrés précédemment mémorisés dans les RAMs de ltrage. Le chapitre suivant décrit en détail le fonctionnement et l'architecture de la matrice.
Chapitre