Micro-électronique

Le Mémo de

Polytech’Marseille

Micro-électronique

&

Télécommunications

Edition 2006/2007

1

Avant propos

Le ″Mémo de Polytech’Marseille″ est un aide mémoire qui regroupe les résumés de plusieurs cours sur les trois années de l’école ainsi que des notions générales (fonctions mathématiques, unités de mesure…).

Cet aide mémoire a pour vocation :

• De vous aider lors des travaux dirigés et pratiques

• De vous accompagner tout au long de votre vie professionnelle

L’équipe pédagogique du département Micro-électronique et Télécommunications espère que vous utiliserez ce Mémo sans modération.

Pascal MASSON Directeur des études

Dépt. Micro-électronique et Télécommunications

SOMMAIRE

Fiches de synthèse des cours

Analyse numérique... 4

Anglais... 6

Architecture des Ordinateurs... 8

Analyse et synthèse des filtres actifs analogiques... 10

Circuits actifs linéaires ... 12

Circuits RF & HF ... 14

Commande des Procédés Discontinus... 16

Commande Numérique des Processus ... 18

Compatibilité Electromagnétique... 20

Conception des circuits intégrés numériques - Structures fondamentales... 22

Convertisseurs CNA & CAN ... 24

Effets quantiques dans les composants MOS fortement sub-microniques ... 26

Electronique... 28

Hyperfréquences... 30

Interconnexions en électronique rapide... 32

Ondes électromagnétiques... 34

Physique des composants I & II ... 36

Physique des composants III ... 40

Physique des Semi-Conducteurs ... 42

Signaux aléatoires... 44

Signaux et Systèmes Continus ... 46

Systèmes Asservis linéaires... 48

Systèmes Combinatoires et Séquentiels... 50

Technologie des composants... 52

Test des Circuits Intégrés Numériques... 54

Transmission du signal II ... 56

Transmissions numériques ... 58

VHDL – Langage VHDL pour la synthèse numérique... 60

VHDL – Simulations logiques ... 62

3

Notions générales ...

Alphabet Grec... 64

Coordonnées ... 65

Constantes... 66

Décomposition d’une fraction rationnelle en p en éléments simples... 67

Déplacement, longueur et volume élémentaires ... 68

Divergence et rotationnel d’un champ vectoriel ... 69

Fonctions trigonométriques... 70

Gradient d’un champ scalaire... 71

Préfixes ... 72

Primitives particulières de quelques fonctions courantes ... 73

Table des transformées de Laplace et transformées en Z ... 74

Tableau périodique des éléments ... 75

Unités de mesures... 76

Notes... 79

Analyse numérique

Algèbre linéaire

Interpolation

Approximation

5 Intégration

Dérivation

Racine d’équations non linéaires

Anglais

Vocabulaire

En plus du vocabulaire niveau bac il faut acquérir le vocabulaire basique de l'entreprise dans tous ses domaines.

Grammaire Les temps :

a. le présent simple pour exprimer une habitude: He plays tennis twice a week.

b. le présent continu pour exprimer une action en cours. Look! He is playing tennis. ou une action future programme I am playing tennis this afternoon.

c. Le simple past pour exprimer une action terminée et date. He bought his car 2 years ago d. Le present perfect simple pour une action terminée non-datée. I have painted the room. I have

never been to the States.

e. Le present perfect continu pour une action pas terminée. I have been painting the room. I have been playing tennis for 1 hour / since 10am

f. Les conditionnels:

i. Present: If I had enough money I would buy a new car

ii. Passé: If I had had enough money I would have bought a new car Les verbes irréguliers : to see, saw, seen…..

Les auxiliaires modaux : must/have to, can/be able to, should, ought to, may, might mustn't, needn't,…

Les "phrasal verbs" les plus utilisés: to break down, to give up, to look after, to carry on, to blow up….

Les verbes suivis de to / ing: to go on + ing, to want to+ inf…

Les relatifs: who, whom, which, that, whose…

Les conjonctions de base: although, unless, if, even though…

7

Architecture des Ordinateurs

Architecture en couches

Level 0 : Couche portes logiques fabriquées en technologie CMOS.

Level 1 : Couche µ-architecture composée d’un chemin de données (ALU

& Registres) et d’un séquenceur

Level 2 : Couche correspondante au jeu d’instructions (ISA) interprétées par le séquenceur (microprogramme) ou exécuté directement par le matériel

Level 3 : Reprend la plupart des instructions de la couche ISA avec en plus des instructions spécifiques pour la gestion de la mémoire

Level 4 : Langage d’assemblage (forme symbolique de la couche ISA)

Level 5 : Langage de haut niveau.

Types d’architecture

Von Neumann (Princeton) Harvard

Mémoire CPU

Données & Instructions Mémoire CPU

Données & Instructions Mémoire CPU

Données

Mémoire Instructions Mémoire CPU

Données

Mémoire Instructions Pipe-line

S1 : Recherche des instructions en mémoire principale

S2 : Décode les instructions

S3 : Recherche des opérandes en mémoire principale ou dans un registre si nécessaire

S4 : Exécution par le chemin de données de l’instruction

S5 : Transfert du résultat en mémoire principale ou dans un registre

Architecture RISC / CISC

RISC : Reduce Instruction Set Computer

Nombre réduit d’instructions qui s’exécutent en un seul cycle d’horloge du chemin de données CISC : Complex Instruction Set Computer

Nombre important d’instructions complexes qui doivent être interprétées en instruction simples

9 Bus

PCI : Peripheral Component Interconnect ISA : Industry Standard Architecture

IDE : Integrated Drive Electronics

SCSI : Small Computer System Interface

USB : Universal Serial Bus

La gestion du fonctionnement des différents bus s’appelle l’Arbitrage de Bus.

Exemple de couche µ-Architecture

1. Recherche des instructions IFU

2. Décodage des instructions 3. Mise en file d’attente des instructions à exécuter

4. Recherche des opérandes 5. Exécution par l’unité arithmétique et logique

6. Ecriture du résultat

7. Accès à la mémoire

principale

Analyse et synthèse des filtres actifs analogiques

Fonction d'approximation A

_n

(Ω) = 10 log[1 + ε

²

T

_n²

(Ω)]

Ondulation dans la bande passante ε = 10

^0,1Amax

− 1 Approximation polynomiale

A

_n

(Ω) = 10 log[1 + ε

²

(Ω

²

m=1 n/ 2

∏ ^{− Ω}

0m

2

)

²

] ou A

_n

(Ω) = 10 log[1 + ε

²

Ω

²

(Ω

²

m=1 (n−1)/ 2

∏ ^{− Ω}

0m 2

)

²

] Approximation non polynomiale

A

_n

(Ω) = 10 log[1 + ε

²

^(Ω

2 m=1

∏

n/ 2

^{− Ω}

0m2

)

²

(Ω

²

k=1

∏

m

^{− Ω}

∞k2

)

²

] ou

A

_n

(Ω) = 10 log[1 + ε

²

Ω

²

(Ω

²

m=1 (n−1)/ 2

∏ ^{− Ω}

0m2

)

²

(Ω

²

k=1

∏

m

^{− Ω}

∞k2

)

²

] Equation de Feldtkeller modifiée _{1 +} ε

²

T

_n²

(P) = 0

Approximation de Butterworth A

_n

(Ω) = 10 log[1 + ε

²

Ω

²ⁿ

] Approximation deTchebychev de type I A

_n

(Ω) = 10 log[1 + ε

²

C

_n²

(Ω)]

Approximation de Legendre A

_n

(Ω) = 10 log[1 + ε

²

L

_n

(Ω

²

)]

Approximation de Cauer A

_n

(Ω) = 10 log[1 + ε

²

Z

_n,k²

(Ω)]

Approximation deTchebychev de type II

A

_n

(Ω) = 10 log[1 + ε

²

^C

ⁿ²

^(Ωs) C

_n²

Ωs

Ω

⎛ ⎝ ⎞

⎠ ]

Filtre passe-bas du second ordre sans zéro de

transmission H( p) = K

₀

ω

₀²

p

²

+ ω

₀

Q p + ω

₀²

Filtre passe-bas du second ordre avec zéro de

transmission

2 2

2 0 2 0

0

( ) p

H p K

p p

Q

ω ω ω

ω ω

∞ ∞ ∞

= + >

+ +

Filtre passe-haut du second ordre sans zéro de

transmission H( p) = K

_∞

p

²

p

²

+ ω

₀

Q p + ω

₀²

Filtre passe-haut du second ordre avec zéro de

transmission

2 2

2 0 2 0

0

( ) p

H p K

p p

Q

ω ω ω

ω ω

∞ ∞ ∞

= + <

+ +

Filtre passe-bande du second ordre

H( p) = K

_m

ω

₀

Q p p

²

+ ω

₀

Q p + ω

₀²

Filtre coupe-bande du second ordre

^{2 2}

0

0 2 0 2

0

( ) p

H p K

p p

Q ω

ω ω

= +

+ +

11 Sensibilité d'une cellule du second ordre S

_x^H

= S

_x^K

+ S

_ω^H₀

S

_x^ω0

+ S

_Q^H

S

_x^Q

S

_Q^H

( ω ) =

( ωω

₀

Q )

²

( ω

²

− ω

₀²

)

²

+ ( ωω

₀

Q )

²

S

_ω^H₀

( ω ) =

2( ω

²

− ω

₀²

) ω

²

+ ( ωω

₀

Q )

²

( ω

²

− ω

₀²

)

²

+ ( ωω

₀

Q )

²

Filtres intégrés à capacités commutées

Interrupteurs MOS

r

_on

= L

µ C

_ox

W (V

_GS

− V

_T

) r

_off

= 1 λ I

_DS

Intégrateur DDI

¹

( )

1

1

oo

C

c

z

H z

C z

−

= −

−

−

Intégrateur LDI

^{1/ 2}

( )

1

1

oe

C

c

z

H z

C z

−

= −

−

− Intégrateur FEDI

H

^oo

(z) = C

_c

C

z

⁻¹

1 − z

⁻¹

Intégrateur FLDI

H

^oe

( z) = C

_c

C

z

^{−1/ 2}

1 − z

⁻¹

Intégrateur BEDI

H

^oo

(z) = − C

_c

C

1 1 − z

⁻¹

Intégrateur BLDI

H

^oe

( z) = − C

_c

C

z

^{−1/ 2}

1 − z

⁻¹

Transformation TAB

p = 2 T

_e

1 − z

⁻¹

1 + z

⁻¹

Transformation BET

p = 1 − z

⁻¹

T

_e

Transformation FET

p = 1 T

_e

1 − z

⁻¹

z

⁻¹

Transformation LDI

p = 1 T

_e

1 − z

⁻¹

z

^−1/2

Injection d'horloge (clock feedthrough) v

_o

= ( ) v

_{o idéale}

+ ∆v ( )

_{o CH}

+ ∆v ( )

_{o OL}

Filtres intégrés Gm-C OTA intégré

I

_o

= I

_D1

− I

_D2

= (V

₁

− V

₂

) 2 β I

_abc

1 − β

2I

_abc

(V

₁

− V

₂

)

²

β = µ C

_ox

W / 2L g

_m

^{C WI}

^{ox abc}

L

≈ µ Biquad utilisant deux OTA

V

_o

(p) = g

_m

1

g

_m

2

V

_A

(p) + C

₁

g

_m

2

pV

_B

(p) + C

₁

C

₂

p

²

V

_C

( p) g

_m1

g

_m2

+ C

₁

g

_m2

p + C

₁

C

₂

p

²

Biquad utilisant trois OTA

V

_o

(p) = g

_m

1

g

_m

2

V

_A

(p) + C

₁

g

_m

2

pV

_B

(p) + C

₁

C

₂

p

²

V

_C

( p) g

_m1

g

_m2

+ C

₁

g

_m3

p + C

₁

C

₂

p

²

Linéarisation des OTA par contre-réaction

(source degeneration) ^I

^o

⁼ β I

_ss

2

(V

₁

− V

₂

)

a 1 − β

a

²

I

_ss

(V

₁

− V

₂

)

²

Linéarisation des OTA par commande adaptative I'

_o

= 2 β I

_ss

(V

₁

− V

₂

)

Linéarisation des OTA par paire pseudo-

différentielle ^I

^o

⁼

β

2 (V

₁

− V

₂

)V

_tune

Linéarisation des OTA par paire différentielle à

couplage croisé I

_o

≈ β

₁

I

₁

2 − β

₂

I

₂

2

⎡

⎣ ⎢ ⎤

⎦ ⎥ ( V

₁

− V

₂

) Filtres intégrés MOS-C

Intégrateur MOS-C-AO linéarisé

H( p) = K(V

_c1

− V

_c

2

) Cp Stabilisation des filtres intégrés MOS-C par

algorithme LMS

∂w

_n

∂t = µ [ d(t) − y(t) ] ^g

n

(t) ^dV

^Q

dt = µ [V

_réf

− V

_BP

] V

_BP

Circuits actifs linéaires

Amplificateurs non idéaux Equations de tension

i i i

v = Z i v

^o

= A v

^{v s}

+ Z i

^{o o}

Equations de courant

i i i

i = Y v i

^o

= A i

^{i s}

+ Y v

^{o o}

Equations de transrésistance

i i i

i = Y v v

^o

= R i

^{m s}

+ Z i

^{o o}

Equations de transconductance

i i i

v = Z i i

^o

= G v

^{m s}

+ Y v

^{o o}

Amplificateurs idéaux Amplificateur de tension

Z

i

= ∞ Z

_o

= 0 v

_o

= A v

_{v i}

Amplificateur de courant

i

0

Z = Z

_o

= ∞ i

_o

= A i

_{i i}

Amplificateur de transrésistance

i

0

Z = Z

_o

= 0 v

_o

= R i

_{m i}

Amplificateur de transconductance Z

i

= ∞ Z

_o

= ∞ i

_o

= G v

_{m i}

Amplificateur différentiel Mode commun

1 2

1 ( )

2 v

c

= v + v

Mode différentiel

1 2

1 ( )

2 v

d

= v − v

Tensions de sortie

01 D1 c1 c d1 d

v = V + A v + A v

02 D2 c2 c d2 d

v = V + A v + A v

Facteur de discrimination

_d

D c

F A

= A

1

D D D

V = V + ∆ V

2

D D D

V = V − ∆ V

1

c c c

A = A + ∆ A

2

c c c

A = A − ∆ A

1

d d d

A = A + ∆ A

2

d d d

A = A − ∆ A

Facteur de réjection

_d

R c

F A

= A

∆

Amplificateur opérationnel à contre-réaction de tension V

_o

= A V (

₁

− V

₂

)

Amplificateur opérationnel à contre-réaction de courant V

_o

= R

_M

I

Amplificateur opérationnel de transconductance I

_o

= g

_m

( V

₁

− V

₂

)

13 Amplificateur opérationnel à contre-réaction de

tension

V

_o

= A 1 + AR

₁

R

₁

+ R

₂

V

₂

−

AR

₂

R

₁

+ R

₂

1 + AR

₁

R

₁

+ R

₂

V

₁

Amplificateur opérationnel à contre-réaction de courant

V

_o

= R

_M

( 1

R

₁

+ 1 R

₂

) 1 + R

_M

R

₂

V

₂

− R

_M

R

₁

1+ R

_M

R

₂

V

₁

v

₁

-

+ R

₁

R

₂

v

_o

v

₂

V

1

V

2

V

o

Bruit thermique e

_th

= 4kTR∆f k = 1,30 ⋅10

⁻²³

J / K N = 4kTR Bruit de grenaille

e

_sn

= kT 2∆f qI

_dc

q = 1,6 ⋅10

⁻¹⁹

C

Facteur de bruit _{NF = 10 log} ^(SNR)

in

(SNR)

_out

Polarisation du transistor bipolaire

( )

CE CC C C E B C

V = V − R I − R I + I V

_BE

= V

_BB

− R I

_{B B}

− R I

_E

(

_B

+ I

_C

) Polarisation du JFET

Polarisation automatique V

_DS

= V

_DD

− ( R

_D

+ R I

_S

)

_D

V

^GS

= − R I

^{S D}

Polarisation par diviseur de tension V

_DS

= V

_DD

− ( R

_D

+ R I

_S

)

_D

V

^GS

= V

^GG

− R I

^{S D}

Polarisation du MOS

Polarisation du MOS à enrichissement V

^DS

= V

^DD

− R I

^{D D}

V

^GS

= V

^DS

^I

^D

^{= K V (}

^GS

^{− V}

^T

⁾

²

Polarisation du MOS à appauvrissement V

^DS

= V

^DD

− R I

^{D D}

V

_GS

= 0

Paramètres hybrides du transistor bipolaire

Montage base commune Montage collecteur commun

h

_11b

= h

_11e

1 − h

_12e

+ h

_21e

+ ∆h

_e

h _{12 b} = ∆h _e − h _12e

1 − h _12e + h _{21 e} + ∆h _e h _11c = h _11e h _{12 c} = 1 − h _{12 e} h

_21b

= − ∆h

_e

+ h

_21e

1 − h

_12e

+ h

_21e

+ ∆h

_e

h

_22b

= h

_22e

1 − h

_12e

+ h

_21e

+ ∆h

_e

h _21c = −(1 + h _21e ) h _22c = h _22e

Circuits RF & HF

Paramètres et matrice [S]

[S] ^Zg2

Eg2 Zg1

Eg1

V1 V2

I1 I2

a1 b1

a2 b2

1 11 1 12 2

2 21 1 22 2

b S a S a b S a S a

= +

⎧ ⎨ = +

⎩

^{aj 0}

Sii bi

ai

⁼

= ;

_ij ⁱ _{ai 0}

j

S b

a

⁼

=

1 11 12 1

2 21 22 2

b S S a

b S S a

⎡ ⎤ ⎡ ⎤ ⎡ ⎤

⎢ ⎥ ⎢ = ⎥ ⎢ ⎥

⎣ ⎦ ⎣ ⎦ ⎣ ⎦

Matrice [S] généralisée : [S’]

' 12 21

11 11

1

22

L L

S S S S

S

= + Γ

− Γ

Γ

_L

coefficient de réflexion de la charge

' 12 21

22 22

1

11

G G

S S S S

S

= + Γ

− Γ

Γ

_g

coefficient de réflexion du générateur La stabilité

⎪⎩

⎪ ⎨

⎧

<

Γ

∀

<

Γ

∀

1 22

1 11

' '

S S

G

L

Ù quadripôle inconditionnellement stable

Facteur de Rollet (stabilité) 21

12 2

22 11

1

^{2 2 2}

S S

D S

K − S − +

=

21 12 22

11 S S S

S

D = −

Cas n°1 :

= 1

K => adaptation non réalisable : Γ

_G

= Γ

_L

= 1 Cas n°2 :

> 1 K

• K>1 et ⎢D ⎢<1 amplificateur inconditionnellement stable

• K>1 et ⎢D ⎢>1 la stabilité est conditionnelle

• K<-1 naturellement instable Cas n°3 :

⎢ K ⎢<1 La stabilité est conditionnelle Cercles de stabilité

2 2

2 2

*

*

22 21 12 22

) 11 22

( 1

D S

S R S

D S

DS S

où R

L L

L L

= −

−

= − Ω

>

−

Réels Ω

O

R

_L

Ω

L

15 Calcul des gains

Le Gain transducique G

T

: G

_T

= G

_T

( Γ Γ

_G

,

_L

, ) S

^{2 2 2}

2

(1 ) 21 (1 )

(1 22 )(1 11 ) 21 12

L G

T

L G G L

G S

S S S S

− Γ − Γ

= − Γ − Γ − Γ Γ

Le Gain disponible G

A

: G

_A

= G

_A

( Γ

_G

, ) S ne dépend pas de Γ

L

2 2

2 '2

21 (1 )

1 11 (1 22 )

G A

G

G S

S S

= − Γ

− Γ −

Le Gain en puissance G : G = G ( , ) Γ

_L

S ne dépend pas de Γ

G

2 2

2 '2

21 (1 )

1 22 (1 11 )

L G

G S

S S

= − Γ

− Γ −

Cas du transistor unilatéral S12≈0 :

2 2 2

2 2

(1 ) 21 (1 )

1 22 1 11

L G

T

L G

G S

S S

− Γ − Γ

= − Γ − Γ

Gain transducique unilatéral

2

max 2 2

21

(1 22 )(1 11 )

Tu

G S

S S

= − −

Gain transducique unilatéral à l’adaptation entrée/sortie MAG :

21

2

( 1)

12

MAG S k k

= S ± − ou k>1 k facteur de Rollet Le bruit :

Formule de Friss Mesure de bruit Facteur de bruit

3 1 2

1 1 2

1 F 1 F F F

G G G

−

= + − + + K 1

1 1 M F

G

= −

− ^{F = F}

^min

^{+ 4 R}

ⁿ

( ^{1 − Γ Γ − Γ}

^SS2

) ¹

^opt

^{+ Γ}

^{opt 2}

Commande des Procédés Discontinus

La description du cahier des charges d’un automatisme industriel, caractérisé par le fait qu’il possède un grand nombre de variables d’entrée dont peu sont significatives à un instant donné, est facilitée par l’utilisation des réseaux de Pétri.

Un réseau de Pétri est un graphe orienté, défini par un triplet <T , P , A> où T, P et A sont respectivement des ensembles finis non vides, de transitions, de places définissant les nœuds du graphe et d’arcs orientés assurant la liaison d’une place vers une transition ou d’une transition vers une place.

Un réseau de Pétri est constitué par la juxtaposition de cinq configurations élémentaires :

ƒ le transfert qui est formé d’une transition et d’une place ;

ƒ l’attribution qui est la convergence d’arcs sur une même place ;

ƒ la sélection qui est la divergence de plusieurs arcs issus d’une même place ;

ƒ la jonction qui est la convergence de plusieurs arcs sur une même transition ;

ƒ la distribution qui est la divergence de plusieurs arcs à partir d’une même transition.

Le marquage initial M d’un réseau de Pétri est obtenu en plaçant des marqueurs ou des jetons dans les

₀

différentes places. Le marquage M d’un réseau de Pétri est l’ensemble des places marquées à un instant donné.

L’évolution temporelle du réseau de Pétri est obtenu par l’évolution de son marquage dans le temps, ce qui nécessite l'opération de franchissement ou de tir d’une transition par des marqueurs.

Une transition est validée ou franchissable si chaque place d’entrée (place d’où sont issus les arcs orientés aboutissant à la transition) de cette transition comporte au moins un marqueur. Seules les transitions validées peuvent être franchies ou tirées. L’opération de tir d’une transition consiste à enlever un marqueur de chaque place d’entrée et à ajouter un marqueur à chaque place de sortie (place où aboutissent les arcs orienté issus de la transition). Lorsqu’une place d’entrée est commune à deux ou plusieurs transitions validées simultanément, les transitions sont dites en conflit. Cette situation arrête l’évolution du marquage d’un réseau qui peut reprendre en rendant prioritaire une des transitions validées.

L’évolution du marquage dans un réseau de Pétri peut être suivie en constituant un graphe dont les nœuds représentent les différents marquages et les branches constituent les transitions conduisant aux marquages correspondant.

Un réseau de Pétri est :

ƒ vivant pour un marquage initial M si toute transition du réseau peut être validée ou tirée pour

₀

une séquence finie de tirs ;

ƒ sain ou sauf pour un marquage initial M si, quel que soit le marquage obtenu à partir de

₀

M

₀

par une séquence finie de tirs, aucune place ne possède plus d’un marqueur ;

ƒ propre si les marqueurs peuvent retourner dans toute position déjà obtenue ;

ƒ déterministe s’il est sans conflit.

Le marquage final M

_n

d’un réseau de Pétri s’obtient à partir du marquage initial M

₀

par la relation matricielle :

D t) C(p, M

M

_n

=

₀

+ , C(p, t) = S(p, t) − E(p, t) où :

ƒ D est un vecteur colonne de dimension m égale au nombre de transitions du réseau, ayant pour composante d un nombre entier positif correspondant au nombre de tirs de la transition

_j

t dans la séquence donnée ;

j

17

ƒ S(p, t) est une matrice dont les éléments s valent 1 si la place

_ij

p

_i

est une place de sortie de la transition t et 0 dans le cas contraire ;

_j

ƒ E(p, t) est une matrice dont les éléments e valent 1 si la place

_ij

p

_i

est une place d’entrée de la transition t et 0 dans le cas contraire .

_j

L’automatisation d’un processus discontinu s’effectue en :

- représentant l’ensemble processus-structure de commande sous la forme d’un schéma fonctionnel ;

- déterminant les grandeurs d’entrée et de sortie du processus à commander ;

- déterminant les grandeurs d’entrée en de sortie de l’ensemble du système automatisé.

Structure de

commande Processus

industriel

entrée sortie

Cette automatisation se conduit en traçant, à partir du cahier des charges, un réseau de Pétri qui doit être vivant, sain, propre et déterministe en en l’interprétant de la manière suivante :

ƒ à toute transition du graphe est associée une fonction booléenne des entrées ou une fonction booléenne des entrées associée à une ou plusieurs variables de sortie. Une transition validée est tirée si la fonction booléenne correspondant à cette transition vaut un ;

ƒ à toute place du graphe est associée une ou plusieurs variables de sortie de la structure de commande ou une ou plusieurs variables de sortie associées à une ou plusieurs variables d’entrée. La fonction booléenne associée à une place est égale à un lorsque la place est marquée ;

ƒ à tout marquage du réseau de Pétri est associé un état de la machine séquentielle.

Commande Numérique des Processus

Un système échantillonné est un ensemble d’éléments dynamiques interconnectés dans lequel les données apparaissent en un ou plusieurs points comme une suite de nombres.

Un système asservi échantillonné typique est un système comportant un élément renvoyant la variable de sortie vers l’entrée avec une opération d’échantillonnage. Dans ce système, le signal d’erreur est échantillonné avec une période T puis reconstitué par un filtre ou bloqueur d’ordre zéro de fonction de transfert

p e (p) 1

B ₀ = − ^{− Tp} , caractérisé par le fait que sa sortie entre les instants nT et (n+1)T est constante et égale à la valeur à l’instant nT , avant d’être appliquée au processus continu.

sortie continue s t ( ) entrée continue

e t ( ) Filtre ou Bloqueur

B p ₀ ( )

Processus continu G p ( ) T

+ - erreur continue

erreur échantillonnée

Ce système, n’ayant généralement pas les performances requises, est corrigé par l’adjonction d’un correcteur numérique D(Z).

T

+ -

Correcteur

numérique T

suite échantillonnée de la commande

e(t) entrée continue

erreur continue

erreur échantillonnée

sortie continue

s(t) Filtre ou

Bloqueur B ₀ (p)

Processus continu

G(p)

L’opération d’échantillonnage d’un signal continu f(t) est approximée par une modulation d’un train d’impulsions de Dirac par f(t) : = ∑ ^∞ = −

0 n

* (t) f(nT)δ(n nT)

f .

La transformée de Laplace du signal échantillonné f ^* (t) s’écrit : ∑ ^∞ =

= −

0 n

nTp

* (p) f(nT)e

F .

Le comportement d’un système échantillonné aux instants d’échantillonnage est décrit par la transformée en Z : [ ] ∑ ^∞ =

= −

=

0 n

f(nT)Z n f(t)

z

F(Z) qui est linéaire :

[ ^{f (t) f (t)} ] [ ^{z f (t)} ] [ ^{z f (t)} ] ^{F (Z) F (Z)}

z ₁ + ₂ = ₁ + ₂ = ₁ + ₂ ∀ f ₁ (t) et f ₂ (t) ,

[ ^kf(t) ] ^kz [ ] ^{f(t) kF(Z)}

z = = ∀ k constant et f(t) .

19 Les principales propriétés de la transformation en Z sont :

[ f(t nT) ] Z F(Z)

z − = ^{− n} [ ]

⎥ ⎥

⎦

⎤

⎢ ⎢

⎣

⎡ −

=

+ ∑ ⁻ =

1 − n

0 k

k n F(Z) f(kT)Z Z

nT) f(t z

[ ^{e f(t)} ] ^{F(Ze )}

z ^{− at} = ^{aT z} [ ] ^{e at f(t) = F(Ze − aT )}

F(Z) lim f(nT) lim 0 Z

n → = → ∞ lim f(nT) lim (Z 1)F(Z)

1 Z

n = −

→

→∞ si (1 − Z ^{− 1} )F(Z) , n’a pas de pôle sur le cercle unité dans le plan-Z ou à l’extérieur du cercle unité

[ ] [ ^{F(Z, a)} ]

a) a a f(t,

z ∂

= ∂

⎥⎦ ⎤

⎢⎣ ⎡

∂

∂ [ ] [ ^F(Z) ]

dZ TZ d tf(t)

z = −

Une condition nécessaire et suffisante de stabilité d’un système asservi échantillonné est que les pôles de la fonction de transfert en Z du système bouclé ou que les racines de l’équation caractéristique, soient situées à l’intérieur du cercle unité dans le plan-Z.

Les conditions de stabilité pour une équation caractéristique d’ordre deux B(Z) = a ₂ Z ² + a ₁ Z + a ₀ = 0 , 0

a ₂ > , sont :

0 a

a

₀

−

₂

< a

₀

+ a

₁

+ a

₂

> 0 a

₀

− a

₁

+ a

₂

> 0 Les conditions de stabilité pour une équation caractéristique d’ordre trois

0 a Z a Z a Z a

B(Z) = ₃ ³ + ₂ ² + ₁ + ₀ = , a ₃ > 0 , sont : 0

a a ₀ − ₃ <

3 1 2 2 0

2 3

0 a a a a a

a − < − a ₀ + a ₁ + a ₂ + a ₃ > 0 a ₀ − a ₁ + a ₂ − a ₃ < 0 La synthèse peut s’effectuer par différentes méthodes :

ƒ méthode des pôles dominants (ou méthode de Zdan) dont le principe est d’obtenir un système asservi dont le comportement soit voisin de celui d’un système du second ordre, c’est à dire caractérisé essentiellement par un paire de pôles dominants ;

ƒ méthodes basées sur les critères temporels (système minimal, système à réponse pile) dont le

principe est que le système réponde convenablement à des signaux tests tels qu’un échelon

unité, une rampe ou une accélération constante. On désire que le réseau correcteur soit

physiquement réalisable, la réponse en régime permanent au test d’entrée ait une erreur nulle

et que la réponse transitoire soit aussi rapide que possible (le temps d’établissement étant égal

à un nombre fini de périodes d’échantillonnage.

Compatibilité Electromagnétique

Couplage capacitif en BF - Modélisation du couplage capacitif entre deux conducteurs

V

S

2

R

G

1

m e

g

V

p

R

L

VS

2

1 C12

C2m

C1m

Vp RL RG

Schéma équivalent en BF

( )

[

_P ^P _M

]

^P _L^{L G}_G

P S

R R

R R R

C avec C

R j

C R j j

V j j V

T = +

+

= +

=

2 12

12

1 ) (

) ) (

( ω

ω ω

ω ω

Couplage inductif en BF - Modélisation du couplage inductif entre deux conducteurs

RL2

RL1

I1

R1

EP

Φ1

I2

R2

E2

Φ2

M

L2

R1

EP

L1

R2

E2

RL1

RL2

I1

I2

VS

( _{2 2 2} ) _{2 1}

0 = R + R _L + jL ω I + jM ω I

( R ₁ R ₁ jL ₁ ) I ₁ jM I ₂

E _P = + _L + ω + ω _⎟⎟

⎠

⎜⎜ ⎞

⎝

⎛ + +

− +

=

2 2

2 2 2 2

1

1

L L L

S

R R j L

R R j M I R

V

ω ω

Ecrans métalliques - Diagramme asymptotique du rapport E/H à une distance r de la source de la perturbation

Champ proche Champ lointain

H prépondérant E prépondérant

⏐E/H⏐ (Ω, échelle log)

r/(λ/2π) 377

3,77 377.10

²

10

^-2

1

21 Transmission d’un champ perturbateur au travers d’une paroi conductrice

d H

R

H

I

T

H01

H

I

T

H01

H

I

e

^-αd

T

H10

T

H01

H

I

e

^-αd

R

H10

T

H01

H

I

e

^-αd

R

H10

T

H01

H

I

e

^-2αd

(R

H10)2

T

H01

H

I

e

^-2αd

(R

H10)2

T

H10

T

H01

H

I

e

^-3αd

(R

H10)2

T

H01

H

I

e

^-3αd

(R

H10)4

T

H10

T

H01

H

I

e

^-5αd

H

T

milieu 1

C A H R H

I T

= . .

R est l’atténuation due aux réflexions :

0

4 Z

R ≈ Z

^C

avec

ωε σ

ωµ j Z

_C

j

= + l’impédance de l’écran A est l’atténuation due à l’absorption :

δ µσω α

α

1 2

0

= =

= A e

⁻

avec

A

^d

où α est l’épaisseur de peau

C est une correction qui découle de la prise en compte des réflexions multiples :

_d

C e

_2α

1 1

−

−

≈

Conception des circuits intégrés numériques - Structures fondamentales

Evolution

1948: invention du transistor 1949: invention du circuit intégré 1980: technologie nMOS

1985: technologie CMOS

Loi de Moore: tous les 18 mois, le nombre de transistors sur la surface des puces électroniques double et la taille de leur grille diminue d’un facteur 1,3

Actuellement cohabitation des microsystèmes et des nanosystèmes

Régimes de fonctionnement du transistor nMOS dans les circuits logiques

VDS

V_GS

VDS

VGS

Réservoir Source

Réservoir Drain Canal

VGS

VGS<VT => MOS OFF, ID = 0

VDS = 0 => ID = 0

VSB

VGS

B

S D

G

p

VDS

VGS ≥ VT => MOS ON

VDS < VGS - VT => MOS linéaire, ID ≅ µ Cox (W/L) (VGS – VT) VDS

VDS ≥ VGS - VT => MOS saturé, ID = IDsat ≅ ½ µ Cox (W/L) (VGS – VT)² VDS > 0 => ID > 0

VDS ≥ VGS - VT et (VDS

2/2)] non négligeable devant [(VGS – VT) VDS =>

MOS intermédiaire, ID ≅ µ Cox (W/L) [(VGS – VT) VDS – (VDS 2/2)]

VSB B VGS

S D

G

p B VGS

V_SB B VGS

S D

G

p B

VSB B VGS

S D

G

p B

LOGIQUE CMOS

IN OUT

M_N M_P

IN OUT

M_N M_P

INV : schéma électrique INV : dessin de masques et coupe

INV : vue 3D

23

IN OUT

M₁ M₂

OUT

M₃ M₄ Cgd2

Cgd1 Cdb2

Cdb 1

Cint Cg4

Cg3

IN OUT

M₁ M₂

OUT

M₃ M₄ Cgd2

Cgd1 Cdb2

Cdb 1

Cint Cg4

Cg3

Bilan des capacités à la sortie du 1er INV

NAND : dessin de masques

C

OUT

R éseau du Pull Do wn nMO S R éseau du Pull U p

pMOS

B A C B A

C

OUT

R éseau du Pull Do wn nMO S R éseau du Pull U p

pMOS

B A C B A

Structure CMOS à inversion LOGIQUE

PSEUDO- NMOS

IN

OUT

M_N M_P

IN

OUT

M_N M_P

INV

LOGIQUE CMOS DYNAMIQUE

C

OUT

Réseau du Pull Down B nMOS

A

VDD

Φ

M_P

Φ

^ME

C_L

C

OUT

Réseau du Pull Down B nMOS

A

VDD

Φ

M_P

Φ

^ME

C_L

LOGIQUE BiCMOS

T₂ IN

OUT T₁

T_N T_P

V_DD

T₂ IN

OUT T₁

T_N T_P

V_DD

INV Exemple de règles de dessin

Réseau de cellules mémoire

BL

WL

Décodeur rangée

Décodeur colonne Amplificateurs 0

2^M-1

Adresse rangée (M bits)

Adresse colonne (Nbits)

2^N-1 0

Donnée E/S Réseau

de cellules mémoire

BL

WL

Décodeur rangée

Décodeur colonne Amplificateurs 0

2^M-1

Adresse rangée (M bits)

Adresse colonne (Nbits)

2^N-1 0

Donnée E/S

Organisation d’une mémoire

Word Line VDD

Bit line /Bit line

Word Line VDD

Bit line /Bit line

Cellule SRAM

C

_S

Word Line

Bit line

C

_S

Word Line

Bit line

Cellule DRAM

Φs

CB C /B

Φs

Φp

/Bit line Bit line

VDD/2 M6

M1

M2 M4

M3

M5 VDD

Amplificateur de lecture

Convertisseurs CNA & CAN

Théorie de l’échantillonnage éch/bloc en mode échantillonnage

• Temps d’acquisition

• Slew rate de l’ampli

• Offset de l’ampli

• Erreur de gain

• Erreur de linéarité

éch/bloc en mode mémorisation

• Injection de charge

• Clock feedthough

• Droop

Critère de Nyquist : F

éch

= 2 × F

MAX

Spécification des CNA & CAN

CNA

V

_REF

V

_OUT

D

0

D

1

D

_N-2

D

_N-1

D

2

LSB MSB

000 001 010 011 100 101 110 111 D

1/8 2/8 3/8 4/8 5/8 6/8 7/8

0

Pente idéale Saut idéal

000 001 010 011 100 101 110 111 1/8

2/8 3/8 4/8 5/8 6/8

0

VOUT

VREF

CNA

V

_REF

V

_OUT

D

0

D

1

D

_N-2

D

_N-1

D

2

LSB MSB

CNA

V

_REF

V

_OUT

D

0

D

1

D

_N-2

D

_N-1

D

2

LSB MSB

000 001 010 011 100 101 110 111 D

1/8 2/8 3/8 4/8 5/8 6/8 7/8

0

Pente idéale Saut idéal

000 001 010 011 100 101 110 111 1/8

2/8 3/8 4/8 5/8 6/8

0

VOUT

VREF

N REF

OUT V

2

v = D _REF

N N

FS V

2 1

V = 2 − ^REF _N

2 LSB V

1 =

DNL

n

=(hauteur réel saut) n - (hauteur saut idéal) n

INL

_n

=(val. analog) n - (val. analog ligne réf) n

Erreur d’offset : si v

OUT

(0) ≠ 0

Erreur de gain=Pente idéale – pente réelle Latence=temps acquisition + temps de conversion

Plage dynamiq= 6 . 02 N

1 1 N log 2

20 ⎟ ≈ •

⎠

⎜ ⎞

⎝

⎛ − dB

Rapport signal sur bruit (SNR)

CAN

D0

D1

DN-2

DN-1

D2

LSB MSB

V

_REF

V

_IN

CAN

D0

D1

DN-2

DN-1

D2

LSB MSB

V

_REF

V

_IN

1/8 2/8 3/8 4/8 5/8 6/8 7/8 0

LSBs

Qe 1

-1 0.5 -0.5 000 001 010 011 100 101 110 111

8/8 1/8 2/8 3/8 4/8 5/8 6/8 7/8 0

1

-1 0.5 -0.5 000 001 010 011 100 101 110 111

8/8 Entrée

Analogique

Largeur Idéale du saut

V_IN V_REF

V_IN V_REF Code num

de sortie D

1/8 2/8 3/8 4/8 5/8 6/8 7/8 0

LSBs

Qe 1

-1 0.5 -0.5 000 001 010 011 100 101 110 111

8/8 1/8 2/8 3/8 4/8 5/8 6/8 7/8 0

1

-1 0.5 -0.5 000 001 010 011 100 101 110 111

8/8 Entrée

Analogique

Largeur Idéale du saut

V_IN V_REF

V_IN V_REF Code num

de sortie D

Erreur de quantification :

LSB IN

e v D V

Q = − ×

DNL

n

=(Largeur code idéal ) n - (Largeur code réel ) n

INL=(val. Trans code ) n - (val. ligne réf) n

Erreur d’offset : 1 ^ère transistion ≠ ½ LSB Erreur de gain= Pente idéale – Pente réelle Code manquant : si DNL = -1

SNR = _⎟⎟

⎠

⎜⎜ ⎞

⎝

⎛

noise IN

v (max) log v

20

Aliasing : si sous-échantillonnage Erreur d’ouverture : doit être < ½ LSB

N LSB

CONV REF D V

2 D V

V = • = •

2 2

) V ( 2 2 2 (max) V

v ^LSB

REF N

IN = = 12

dV V ) V V (

Q 1 ^LSB

5 . VLSB 0

5 . 0

VLSB 5 . 0

2 LSB LSB LSB

RMS ,

e =

⎥ ⎥

⎥

⎦

⎤

⎢ ⎢

⎢

⎣

⎡

= ∫

−

Architectures des CNA CNA R-2R

-

+ v_OUT

R_F

2R 2R 2R 2R

R R R

2R

V_REF V_REF/2 V_REF/2² V_REF/2^N-1 V_REF/2^N

2R 2R

R

D_N-1 D_N-2 D_N-3 D₂ D₁ D₀

MSB LSB

-

+ v_OUT

R_F

2R 2R 2R 2R

R R R

2R

V_REF V_REF/2 V_REF/2² V_REF/2^N-1 V_REF/2^N

2R 2R

R

D_N-1 D_N-2 D_N-3 D₂ D₁ D₀

-

+ v_OUT

R_F

2R 2R 2R 2R

R R R

2R

V_REF V_REF/2 V_REF/2² V_REF/2^N-1 V_REF/2^N

2R 2R

R

D_N-1 D_N-2 D_N-3 D₂ D₁ D₀

MSB LSB

F TOT

OUT i R

v = − avec ∑ ⁻

=

= − 1 N

0 k

k N REF k

TOT 2 R

1 2 D V i

• Convertisseur rapide (1 conversion/cycle)

• N-1 interrupteurs, 2N+1 résistances

• Appariement des résistances

• Résistance des interrupteurs à minimiser