Polytech Marseille IRM TD d'Architecture : Logique Combinatoire 2018-19
Logique Combinatoire
I Additionneur à 2 bits
1. Démontrer que la somme S et la retenue C d'un additionneur à 2 bits prenant en entrées deux bits A et B ainsi que la retenue R de l'additionneur précédent sont :
S= AB R A BR ABR ABR C=ABARBR
2. Montrer que l'on a C= AB AR BR 3. Montrer que l'on peut écrire S=ABR
Vérifier que le circuit suivant correspond bien à un tel additionneur
II Circuit à logique majoritaire
On veut réaliser un circuit à logique majoritaire sur 3 variables A, B et C : la sortie Y du circuit est à 1 si 2 ou 3 entrées sont à 1. Dans tous les autres cas, elle est à 0.
1. Ecrire la table de vérité correspondante 2. En déduire l'expression booléenne de Y Simplifier Y et donner un logigramme III Circuit à logique majoritaire
On veut réaliser un circuit à logique majoritaire sur 4 variables A, B, C et D : la sortie Y du circuit
1
S1
S2
Polytech Marseille IRM TD d'Architecture : Logique Combinatoire 2018-19 est à 1 si 3 ou 4 entrées sont à 1. Dans tous les autres cas, elle est à 0.
1. Ecrire la table de vérité correspondante 2. En déduire l'expression booléenne de Y
3. Utiliser un multiplexeur pour satisfaire cette logique. combien d'entrées sont elles nécessaires ? Quelles valeurs doivent avoir ces entrées ?
IV Transcodeur pour un afficheur
Avec 7 segments (par exemple sur un afficheur à cristaux liquides), on peut afficher les 16 chiffres hexadécimaux :
On souhaite réaliser un transcodeur permettant d'afficher ces chiffres à partir de leur code BCD (en fait, il serait plus exact de parler de code BCH : binary coded hexadecimal !) : 4 bits b0, b1, b2 et b3
correspondants au symboles 0 à F. Les segments sont repérés de la manière suivante :
Par convention, un segment est allumé s'il est dans l'état 0 et éteint s'il est dans l'état 1 1. écrire la table de vérité de ce transcodeur
2. donner les expressions logiques définissant les 7 sorties (a, b, c, d, e, f, g) à partir des 4 entrées du code BCD
3. donner un logigramme de ce transcodeur
V Étude d'un circuit comparateur
On veut réaliser un circuit permettant de comparer deux mots de 4 bits. Soient A et B ces mots constitués respectivement des bits Ak et Bk. Le bit le plus significatif (de poids fort) correspond à k=3 et le bit le moins significatif correspond à k=0
2
a g d c
b f
e
Polytech Marseille IRM TD d'Architecture : Logique Combinatoire 2018-19 1. Donner les tables de vérité pour les 3 opérations de comparaison de 2 bits A0 et B0. Dessinez le
diagramme d'un circuit de logique combinatoire permettant de réaliser ces opérations.
2. Ecrire les équations logiques permettant de déterminer les 3 comparaisons (A=B), (A>B) et (A<B) en fonction des comparaisons bit à bit (Ak=Bk), (Ak>Bk) et (Ak<Bk) (k=0, 1, 2 ou 3)
3. Le circuit donné sur le schéma ci-dessus est celui du comparateur 74F85 (Philips) . Les 3 entrées IA<B, IA=B et IA>B (numérotées 2, 3 et 4) permettent de cascader plusieurs comparateurs pour travailler sur plus de 4 bits.
Montrer que les 2 sorties numérotées 5 et 6 remplissent bien les fonctions (A>B) et (A=B). Pour cela on étudiera les sorties des portes NAND (colonne repérée par ), NOR (colonne repérée par
), et AND (colonne repérée par ).
VI Réalisation d'un circuit "Barillet" (Barrel shifter)
On souhaite synthétiser un circuit sur 4 bits nommé "Barrel Shifter". Ce circuit possède 4 entrées de données (I[0:3]) et 4 sorties de données (O[0:3]). La fonction de ce circuit est de mettre les 4 entrées en communication avec les 4 sorties, et ce, en respectant un décalage, lui-même commandé par 2 entrées de commande S[0:1].
Les 4 modes de décalage souhaités sont :
3
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S1 S0 O3 O2 O1 O0
0 0 I3 I2 I1 I0
0 1 I0 I3 I2 I1
1 0 I1 I0 I3 I2
1 1 I2 I1 I0 I3
Faire la synthèse de ce circuit en n'utilisant que des multiplexeurs 2 vers 1
NB : ce type circuit permet de décaler en un seul cycle d'un nombre quelconque de fois les bits d'un mot (très utilisé dans les coprocesseurs d'arithmétique flottante)
4
