MICRO ELECTRONIQUE Séquence 1 :

(1)

MASTER PRO 2 EN TELECOMMUNICATIONS

MICRO ELECTRONIQUE

Séquence 1 : GENERALITES

Equipe des concepteurs :

- Jean KAMDEM - Pierre TSAFACK

Le contenu est placé sous licence /creative commons/ de niveau 5 (Paternité, Pas d'utilisation commerciale, Partage des conditions initiales à l'identique)..

--- UNIVERSITE DE YAOUNDE I

---

ECOLE NATIONALE SUPERIEURE POLYTECHNIQUE

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--- UNIVERSITY OF YAOUNDE I

---

NATIONAL ADVANCED SCHOOL OF ENGENEERING

---

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Généralités

L’électronique moderne est une grande consommatrice de technologies sophistiquées. Elle se subdivise en 2 parties essentielles :

- Le circuit imprimé (ou macroélectronique ) - La microélectronique

Le circuit imprimé est basé sur une technologie qui consiste à graver des pistes conductrices sur un support isolant, puis à souder les différents composants (passifs et actifs) sur les terminaisons de ces pistes, réalisant ainsi les interconnections permettant de constituer un ensemble électronique fonctionnel (monter une carte).

La micro-électronique s’occupe de la conception (CAO) et la fabrication de circuits électroniques variés, sous un volume extrêmement réduit (plusieurs centaines de composants par mm³ pour le circuit intégré).

La technologie micro-électronique est particulièrement développée. Elle comprend les principales branches suivantes :

a. La technologie du composant discret qui consiste en la fabrication puis la mise en boitier de transistors et diodes individuels.

b. La technologie du circuit hybride qui met en œuvre la gravure directement sur un support isolant (généralement en Alumine), de composants passifs (résistances, selfs, capacités) et des pistes conductrices, puis effectue la soudure sur ce support de composants actifs à l’état de chips (puces électroniques).

c. La technologie du circuit intégré (C.I) qui permet de réaliser à partir d’un même substrat semi-conducteur (Si, CuAs, …) des fonctions électroniques complètes incluant transistors, diodes, capacités, selfs, résistances et interconnections métalliques, le tout sur une surfaces allant de quelques mm² à quelques cm². On obtient alors un chip ou une puce.

Le nombre de composants/chips peut varier de quelques milliers à plusieurs centaines de milliers.

SSI (small scale integration) • 1000 par puce

(3)

MSI (medium scale integration) 1000 à 10000 LSI (large scale integration) 10000 à n x 100000 VLSI (very large scale integration) 10⁵à plus de10⁶.

La Silicon Valley aux USA est réputée pour son activité en circuits intégrés.

I. Les composants actifs dans les circuits intégrés

Les principaux composants actifs utilisés dans les circuits intégrés sont les suivants :

- MOSFET - FET

- Diodes (PN, Schottky, Photodiodes) - Transistors bipolaires (PNP, NPN) - Phototransistors

MICROELECTRONIQUE OPTOELECTRONIQUE

COMPOSANTS DISCRETS CIRCUITS INTEGRES CIRCUITS HYBRIDES

BIPOLAIRES (TRANSISTORS)

MOSFET FET COUCHES

MINCES

COUCHES EPAISES

• MEMOIRES

• LOGIQUES

• ANALOGIQUE

• LINEAIRE OU NON

CCD ET BBD

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MASTER PRO 2 EN TELECOMMUNICATIONS

MICRO ELECTRONIQUE

Séquence 2 : MODELISATION DU MOSFET (METAL OXYDE SEMICONDUCTOR FET), DE LA JONCTION P+N

ET DU TRANSISTOR BIPOLAIRE.

---

(5)

2- Modélisation du MOSFET (Metal Oxyde Semiconductor FET), de la jonction P⁺N et du transistor bipolaire.

Le MOSFET est le composant le plus utilisé dans la réalisation des circuits VLSI (processeurs – mémoires). Sur le plan discret, le MOSFET est aussi un composant de puissance.

Structure de base

Substrat type P pour MOSFET canal N Substrat type N pour MOSFET canal P Analyse qualitative

Configuration du canal et de la charge d’espace pour de faibles valeurs de VDS.

• Le métal de grille et le substrat P forment avec l’isolant de très faible épaisseur d, un condensateur plan de valeur

• La d.d.p VGS > 0 entre la grille et le substrat provoque une migration des électrons vers la surface du substrat sous la grille.

• Pour VGS = VT > 0, il se produit une inversion de population dans une mince couche entre les 2 zones N⁺ (canal), le matériel qui était P devient N dans le canal

• La d.d.p VDS provoque le passage d’un courant ID entre drain et source.

Vgs < VT ⇒ MOSFET bloqué ID = 0

(6)

Vgs = VT ⇒ apparition d’un canal ⇒ ID nait

Vgs > VT ⇒ accroissement des porteurs majoritaires (électrons) dans un canal

⇒ ID croit

2-1-Expression du courant ID (VDS, VGS) en zone non saturée (faibles valeurs de VDS)

Figure

= champ dans l’isolant

= champ dans le canal Pour X = L on a V (L) = VDS

On suppose que l’épaisseur de l’oxyde est nettement supérieure à celle du canal conducteur ⇒ la charge développée dans le canal sera donc surfacique de densité σ.

Le champ électrique dans l’isolant est égale au champ en surface, égale à (d’après la loi de Gauss). (Permittivité relative de l’oxyde).

Par ailleurs le champ dans l’oxyde est uniforme ⇒ où = d.d.p supportée par l’isolant à l’abscisse x. On a

La couche d’inversion supporte VT. C’est VT qui permet à la couche

d’inversion de tenir sur place. D’où or

(7)

ou est égal à la densité surfacique de courant, Z = largeur du MOSFET.

et = vitesse des porteurs ⇒ .

⇒

On pose

D’où

Pour VDS << VGS - VT on a ID # k (VGS – VT) VDS

⇒ MOS est une résistance commandée par VGS.

2-2- Comportement du MOSFET en régime des fortes tensions VDS (zone saturée. Analyse simplifiée)

Vi (L) = VGS – VT –VDS

VDS

ID

(8)

Donc quand VDS croit Vi (L) diminue jusqu’à 0.

Vi(L) diminue jusqu’à ce que le canal disparaisse en x = L ⇒ le canal est pincé.

Vi(L) = 0 ⇒ V^DS = VDSAT = VGS - VT

Il vient

Quand VDS > VDSAT, le point de pincement recule vers la source.

est le champ de jonction en inverse qui propulse les électrons vers le drain.

N

+

ID

c

VGS > VT VDS = VDSAT

Drain constant N

+

0 L’

ID

10 9 8 7 6 5

VDS

VGS (V) =

Canal N

Zone linéaire

Zone

(9)

Schéma symbolique

Ou

MOSFET Canal N à enrichissement ID > 0 VDS > 0 VGS > 0 VT > 0 Les autres types de MOSFET

MOSFET Canal P à enrichissement

ou

ID

VT VGS

G

S

G

D

Substrat

S

G

D

S

G

D

S

VDS < 0

VGS < 0

VT < 0

(10)

MOSFET à déplétion Canal N

Un canal est préétabli. Ainsi, pour annuler le courant ID, il faut appliquer une ddp VGS = VT < 0 destinée à évacuer tous les électrons du canal conducteur.

-5

ID

VDS

VT ID

VGS

ID < 0 -4

-3 -2

N

⁺

N

⁺

Canal N préétabli

(11)

ou

VDS > 0 VGS > 0 ou VGS < 0

MOSFET Canal P à déplétion

VDS < 0 VGS > 0 ou VGS < 0 ID < 0 0 ID

IDSS = ID (VGS = 0) ID

-2

G D

G

S

G

S ID 2

VDS

1 0

-1

VT VGS

VDS

ID

VG

IDG

-1

0

-2 0 1 2 3

(12)

L’analyse qui vient d’être effectuée montre que pour VDS > VDSAT, on a ID = IDSAT = constante. Ce qui indiquerait que la conductance de sortie gd est nulle. Dans la réalité gd est faible et non nulle. Une analyse plus rigoureuse doit tenir compte :

- De la présence de porteurs libres entre le point de pincement et le drain.

- D’une épaisseur non nulle du canal

- D’une densité non uniforme des porteurs dans le canal.

2-3- Modélisation du MOSFET pour la CAO des circuits intégrés

Le schéma électrique du MOSFET dépend du domaine d’utilisation alors que le modèle essai de couvrir tous les domaines : régime petits signaux, régime de commutation, amplification grand signaux, basses fréquences, hautes fréquences.

Les éléments qui entrent dans les différents schémas du MOSFET peuvent être localisés dans la structure du composant d’après le schéma ci-dessous.

CSB

RS

N⁺

CGS CGB CGD CDO

CSO

G D

S

SiO2 SiO2

D2

D1

N⁺ RD

CD

Substrat

(13)

D1 et D2 sont toujours en inverse. RS, RD = résistances d’accès de source et de drain.

CGSO, CGDO = capacités d’oxyde vues depuis le canal CGB = capacité d’oxyde vue depuis le substrat

CGO, CDO = capacités d’oxyde dues aux débordements du métal de grille côté source et côté drain.

CSB, CDB = capacités de fonctions en inverse (capacité de transition) D1, D2 = diodes en inverse.

Etat du Canal N

Bloqué VGS <

VT

Zone ohmique VDS <

VDSAT

Zone Saturé VDS >

VDSAT

CGSO 0 ½ COX 2/3 COX

CGDO 0 ½ COX 0

CGB COX 0 0

2-3-1- Le MOSFET en régime linéaire (petit signaux) BF / HF On suppose VGS > VT ; source reliée au substrat.

CGS, CDS, CGD sont déduit des capacités de la structure en fonction des régimes saturés ou non.

G RD D

CG

gmVg

CG CDs

RS

Vgs

S

(14)

C’est la linéarisation autour du point de fonctionnement.

Nota : aux basses fréquences, on peut négliger toutes les capacités.

2-3-2- Modèle de MOSFET en régime de commutation ou en forts signaux.

Dans ce cas, le dispositif est en régime non linéaire.

Pour la conception des circuits, ces modèles sont introduits dans des programmes de simulations de circuits électroniques sur ordinateurs tels que ASTECS, SPICE, etc.

2-3-3 Le MOSFET vu comme un interrupteur commandé Canal N

On a vu que si VGS < VT alors le canal n’est pas encore établi et ID = 0. Si VGS >

VT alors ID • 0.

D

RD

CD CD

CGDO

CGB

CGSO

CSO

RS

S

CSB

D1

D2

ID

G B

(15)

Canal P

Si VGS > VT alors ID = 0 Si VGS < VT alors ID • 0

D’où les schémas symboliques :

En pratique le substrat est relié à la masse (NMOS) ou à VDD (PMOS) pour ce type d’utilisation.

Pour que le MOSFET reste dans les conditions normales de fonctionnement, on doit veiller à ce que :

-Le potentiel du drain reste supérieur à celui de la source pour le MOSFET canal N

-Le potentiel de la source soit supérieur à celui du drain pour le MOSFET canal P

(16)

2-4- Modèle de la fonction PN (diode) Cas de la fonction P⁺N

Figure

RF = RF1 // RF2 : résistance de fuite due aux courants de surface Rs = Rp + RN1 // RN2 : résistance série d’accès

CT = Capacité de transition : où m est voisin de 2

C0 = CT (Va = 0)

φ = potentiel interne de la jonction CD = Capacité de diffusion.

avec 1< n < 2

2-5- Modèles de transistor bipôlaire (BJT) Il existe deux types de BJT :

Le NPN

(17)

Le PNP

2-5-1- Rappel de l’effet transistor

-Jonction BE polarisée en direct -Jonction CB polarisée en inverse

Si l’épaisseur de base est suffisamment inférieure à la longueur de diffusion des trous alors la grande majorité des trous injectés par l’émetteur dans la base, arrive dans la charge d’espace de la jonction CB, sans être recombiné.

Ces trous (qui sont alors des porteurs minoritaires dans la base) vont être balayés dans le collecteur par l’intense champ électrique qui règne dans

cette charge d’espace avec .

Il vient :

D’où IC = αNIP - InC = αN(IE - InC) - InC ⇒ IC = αNIE - αNInE - InC. On pose ICB0 = InC + αNInE

(18)

αN = gain en courant en montage B – C.

On a aussi IC = IE – IB

On pose

D’où . β = gain en courant ou E.C On pose ICE0 = (1 + β)ICB0

2-5-2- Modèle de transistor bipolaire

En régime dynamique petits signaux, on adopte le modèle de Giacoletto. En régime de commutation, le modèle d’Ebers-Moll est adopté. On le complète avec les éléments passifs convenables.

VCE=Cte

I

C IB = Cte

VCE

IB = Cte

0

V (VBE) VCE=Cte

IB

(19)

D3 modèle la défocalisation dans la région de base.

CTE, CTC = capacité de Transition CDE, CDC = capacité de diffusion

(20)

(21)

MASTER PRO 2 EN TELECOMMUNICATIONS

MICRO ELECTRONIQUE

Séquence 3 : LES CIRCUITS INTEGRES NUMERIQUES

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(22)

3 LES CIRCUITS INTEGRES NUMERIQUES 31 Matérialisation des fonctions logiques

311 Généralités

L’association des lois +(OR), .(AND), NOT et B2 = {0,1} permet de constituer une algèbre de commutation. Ce qui permet d’effectuer toute opération logique, mais aussi tous les calculs mathématiques dans R ou C, à travers l’algèbre linéaire.

La matérialisation des fonctions logiques consiste à trouver une grandeur physique ne prenant que deux valeurs dans ses états stables, ainsi que le dispositif pouvant provoquer le passage de l’un des états à l’autre : c’est la porte (ou l’inverseur) logique de base.

En électronique les grandeurs utilisées sont le courant et la tension. Par convention, on associe l’élément x B2 à la tension Vx de la manière suivante :

c’est la logique positive

X → 1 0 0 1 1 1 0 0 0

c’est la logique négative, beaucoup moins courant.

Exemple de matérialisation de la porte logique très simple

V

X

(23)

On voit que

La compatibilité entrée – sortie

On constate sur la porte précédente que :

Le niveau haut à l’entrée est Ve = 0,7V. Le niveau haut à la sortie est Vs = 5V. Il y a donc incompatibilité des niveaux.

 Une porte ne peut pas attaquer directement une autre.

Voici une solution pour cette porte

En effet si Ve = 5V alors VBE = Ve –R1IB ,le BJT est saturé VS = VCSAT

;

^{0V (0}

logique).

Si Ve = 0V (0 logique) alors BJT bloqué  VS = 5V (1 logique). Il s’agit d’un inverseur. C’est une porte élémentaire.

(24)

312 Caractéristiques fondamentales d’une porte logique 3121 Fonction de transfert VS = f(Ve)

Il s’agit de courbe reliant la tension de sortie Vs à la tension d’entrée Ve. On parle aussi de caractéristique de transfert. Considérons la porte RTL, non chargée

On

On voit que la courbe VS = f(Ve) dépend de β et de VBE or

à T donnée. La fonction de transfert sera donc non linéaire.

(25)

Quand VC varie, le point de fonctionnement définissant VS se déplace sur la droite de charge.

a) Région III

Pour IB1 < IB < IBSAT c'estàdire R1IB0 + VBE ≤ Ve ≤ R1IBSAT + VBE. Le point de fonctionnement est invariable.

b) Région II

Pour IB1 ≤ IB ≤ IB0, on a une variation linéaire de IC en fonction de IB, et VBE est voisin de 0,6V. d’où VS

= G0Ve + B1 où G0 et B1 sont des constantes. La caractéristique de transfert est donc linéaire.

c) Région I

Pour 0 ≤ IB ≤ IB1 la courbe β = f(IC) est non linéaire.

(III) (I)

(II) V_S

E

0 V_e

V_eMax

i

(26)

NB Pour que la porte fonctionne correctement, il est nécessaire que son gain



11 1



R

h^_R



soit > 1 en module.

La zone II correspond à la zone de transition.

3122 Niveaux logiques

Soit une chaîne d’inverseurs logiques connectés en série et attaqués par Ve1↘.

La tension d’entrée d’une porte est la tension de sortie de la précédente ; pour p suffisamment important, les tensions qui attaquent les portes deviennent intrinsèques.

Traçons sur un même graphique, les fonctions de transfert VS(2p + 1) = f (Ve2p+1) et VS2p = f (Ve2p) avec VS2p = Ve(2p + 1) et p assez élevé.

Si toutes les portes sont identiques alors les courbes VS = f(Ve) des portes de rang paire seront toutes confondues en (2) et les courbes VS = f(Ve) pour les portes 2p + 1 sont confondues en (1), les courbes (1) et (2) étant symétriques par rapport à la 1^ère bissectrice.

Les points A et B définissent les niveaux logiques intrinsèques c'estàdire Ve = VA (x = 0)  VS = VB (y = 1)

Ve = VB (x = 1)  VS = VA (y = 0) 3123 Immunité au bruit Définition

V

_B

V

_S

(1 )

(2 ) V

_A

V

_B

V

_A

V

_T

V

_S

B

A V

_S

=

(27)

L’immunité au bruit est une notion qui permet de caractériser la capacité d’une porte logique, à maintenir à sa sortie, le niveau logique (1 ou 0) qui y est présent, lorsqu’elle subie à son entrée, une tension parasite induite pour une cause quelconque.

Soit l’inverseur précédent où Ve = VA ⇒ VS = VB

Avec le graphe précédent, montrant en (1) VS = f(Ve) indique que si par exemple une impulsion parasite positive se superpose à VA alors on aura Ve = VA + δ(t) et le niveau logique de sortie aura tendance de passer de l’état ‘1) vers l’état 0. Mais il est évident que tant que l’on aura , la porte ne chargera pas d’état. VT – VA est donc une mesure de l’immunité au bruit sur le niveau bas. De même, VB – VT est une mesure de l’immunité du bruit sur le niveau haut.

Cette définition est toutefois insuffisante en pratique, car la caractéristique de transfert d’une porte logique est susceptible de varier en fonction notamment des dispositions des circuits ou de la température.

D’où la définition normalisée suivante :

On inclut la fonction de transfert dans un gabarit défini par les points A et B et les valeurs VOHM et VOLm pris arbitrairement (VOHM et VOLm dépendent généralement de la tension d’alimentation et des composants actifs utilisés) dans lequel se trouve la fonction de transfert statique.

VOHM : niveau haut maximum VOHm : niveau haut minimum VOLM : niveau bas maximum VOLm : niveau bas minimum

(VIA, VIB) limites de la zone de transition

Donc ⇒ 0 logique en sortie

(28)

⇒ 1 logique en sortie Les marges de bruit

ML = VIA –VOLM = marge d’immunité du bruit sur l’état bas MH = VOHM – VIB = marge d’immunité du bruit sur l’état haut

3124 entrance (fan in) et sortance (fan out) Considérons une porte logique qui en attaque plusieurs autres

Quand la sortie est au niveau haut, on a Vs = VSH = E – R (IC + IS) avec

Donc, il y aura diminution du niveau logique haut ⇒ diminution de la marge du bruit.

Le fan out est un nombre N correspondant au nombre maximum de portes logiques de même famille, qui, connectés à la sortie d’une porte donnée, provoqueront l’apparition d’une marge d’immunité au bruit égale) 0.

Le fan in est une notion relié au courant de commande d’une porte logique.

(29)

On voit que :

Si Ve = VH alors I1 = IBSAT

Si Ve = VI alors I1 # 0

3-1-2-5 Temps de propagation

On constate que la porte ne change d’état en sortie qu’après les délais tPHL et tPLH. Ceci est dû au temps de charge et de décharge de capacité intrinsèque des transistors et des capacités parasites apportées par les interconnections et les portes connectées à la sortie d’une porte.

tPHL : temps de propagation pour un passage de 1 à 0 en sortie.

tPLH : temps de propagation pour un passage de 0 à 1 en sortie.

est le temps de propagation moyen de la porte.

Les temps de commutation tr et tf sont respectivement les temps de passage de

(30)

0 à 1 (rise) de 1 à 0 (fall) des fronts de montée et de descente du signal à la sortie d’une porte logique.

Tr et tf sont mesurés au passage à 10% et 90% des impulsions (souvent en passage à 20% et 80% en logique rapide).

313 Les familles logiques

Une famille logique est matérialisée lorsqu’à partir de composants actifs et passifs donnés, on peut réaliser les opérateurs AND, OR, NOT, formant ainsi un système logique complet. Les différentes fonctions logiques dérivées de ces opérateurs de base sont réalisées sous forme de circuits intégrés.

Mais à cause des théorèmes de Morgan, les opérateurs NAND et NOR constituent chacun un système logique complet à un opérateur unique.

3131 Les circuits logiques à diodes Structure de la porte de base

On a VS = E – RI VD = VS – Ve

a. Si VD ≥ e0 c'estàdire VS – Ve ≥ e0 ⇒ Ve ≤ E – RI – e0 alors la diode est passante ⇒ Vs=e0+Ve

I

V_S

V_L

V

_H

10%

90%

1 0 t

t

_r

t

_f

(31)

b. Si VD < e0 alors la diode est bloquée ⇒ I= 0 ⇒ VS = E. Le bruit entre les deux zones est Ve = E – RI – e0 = E – e0

C’est un noninverseur

^∆V^s^/∆V^e^=1.

C’est la limite de gain pour une fonction de transfert en statique. On récupère tout juste le signal d’entrée décalé de E0. (e0 ≃ 0,6V)

Structure de la porte AND

Structure de la porte OR

Il est impossible de réaliser la fonction NOT avec cette logique. Elle ne peut donc à elle seule constituer un système logique complet.

3132 La famille logique RTL (Resistance transistor logic) C’est la première famille logique réalisée sous forme de circuits intégrés.

La porte inverseuse

V

S

E

e

0

^E – e⁰

V

e

VS = E0 + Ve

(32)

Condition de saturation On a

I

CSAT

= βI

BO

;

T sera saturé si

IB = IBSAT > IB0 or . Tsaturé quand V1 est au niveau haut c'estàdire V1 = E ⇒ . On choisit en général E≫ VBE, E≫ VCSAT ⇒

V1(V) V2(V)

0 E = VH

E VCSAT = VL

⇒

x1 x2

0 1

1 0

S tructure de la porte NOR

NOT

(33)

Structure de la porte NAND

Cette structure est rarement utilisée à cause du fort couplage entre les entrées (la sortie de la 1^ère porte apporte une contreréaction totale dans l’entrée de la 2^ème).

La structure de base de la famille RTL est donc la porte NOR (elle forme d’ailleurs avec B2 un système logique complet).

Remarque : la RTL est une logique à injection de courant qui ne consomme de la puissance que sur l’état haut.

En effet V1 = VH ⇒ base de I1 absorbe un courant I1. V1 = VL ⇒ I1 = 0.

Amélioration de la RTL

(34)

Les capacités C permettent d’accélérer la commutation des transistors ⇒ meilleurs temps de propagation. C’est la RTL introduite par Texas Instruments en 1961.

3133 la famille TTL (TransistorTransistor Logic) La porte logique de base est la porte NAND

Principe de fonctionnement a. V1 = V2 = E (État haut)

(35)

• Les 2 diodes baseémetteur sont bloquées alors que les diodes bases collecteurs sont en directe

⇒ passage de I1 ⇒ T se sature ⇒ VS = VCSAT (état bas).

• Dans l’état haut, le courant absorbé par D10 D11 est nul.

b. V1 = 0 V2 = E

I1 est saturé ⇒ VCE1 = VCSAT ⇒ VDE = VCSAT ⇒ IB = 0 ⇒ T est bloquée ⇒ VS = E (état haut). On constate qu’il faut tirer un courant I1 à l’entrée ‘émetteur de T1). La TTL est donc une logique à extraction de courant.

Problème des temps de montée Tr et de descente tf.

Soit une porte chargée par d’autres portes

Si VS = VSAT alors C se décharge dans I1 saturé, avec une très faible constante de temps (faible résistance de saturation ).

Si VS = E alors C charge à travers R avec une constante de temps τ = RC.

(36)

Solution

a. Si V1 = 0, V2 = E alors T2 se bloque

E et (1,6k) ⇒ T3 saturé ⇒ D3 est en direct ⇒ .

État haut. ⇒ C se charge à travers 130Ω ⇒ τ plus faible.

b. Si V1 = E, V2 = E alors T2 sature ⇒ T4 sature ⇒ VS = VCSAT. État bas.

Or ⇒ ⇒ T3 se

(37)

bloque. L’étage de sortie en (T3, T4) s’appelle « Totem –pôle » et permet des temps de commutation ≤ 10 nS (tr, tf).

La porte NAND a le numéro 5400/7400 (1^ère porte de la famille). La série 54xx supporte -35° à 125° dans le boitier (contacter). La série 74xx supporte 0 à 70°C.

La porte NOR

a. Si V1 ou V2 vaut E alors T2 ou T’2 sera saturé ⇒ VS = VCSAT est à l’état bas.

b. Si V1 = 0 et V2 = 0 alors T2 et T’2 se bloquent ⇒ T3 saturé ⇒ VS est à l’état haut.

Les structures NAND et NOR à 2 entrées précédentes sont aisément étendues jusqu’à 8 entrées pour la NAND (transistor multi-émetteur à 8 émetteur) et les entrées pour la NOR.

(38)

Les différents circuits de sortie a. Le Totem-pole

b. Circuit « open-collector »

La résistance de charge de T3 (Rext) doit être mise en face (sur le circuit imprimé) par l’utilisateur. La réalisation de la fonction « OU cablées » devient possible et permet un gain important en temps de commutation.

(39)

Le circuit SN7401 le permet.

c. Circuits à 3 états (tri-state) (0,1, haute impédance) de l’inverseur.

(40)

Montrer en TD que si contrôle = 0 alors c’est un NOT classique. Si contrôle = 1 alors T5 et T6 sont simultanément bloqué, d’où l’état haute impédance pour S. (ce qui implique que pour tout x, S ne voit aucun signal T5 et T6 étant ouvert).

Application

On valide seulement le (1), (5), (6) pour faire passer l’information x en S4 et S6. (2), (3) et (4) sont inhibées. C1 = 0.

Quelques caractéristiques de la famille TTL (série 74xx) Minimu

m Maximu

m Unité

Tension d’alimentation (E) 4,75 5,25 (V)

Tension d’entrée niveau bas (0) 0,8 (V)

Tension négative à l’entrée (input clamp) -1,5 (V)

Tension d’entrée niveau haut (1) 2 E (V)

Tension de sortie niveau 0 (à courant de

sortie maximum) 0,4 (V)

Tension de sortie niveau 1 2 (V)

Courant d’entrée au niveau 0 (série 74xx) -1,6 (mA) Courant de sortie en court-circuit (série

74xx) -2 (mA)

(41)

3-1-3-4 La famille logique CMOS CMOS : Complementary MOS logic

L’emploi de MOSFET complémentaires (canal P et canal N) permet de réaliser des circuits logiques dont la consommation est particulièrement faible au repos.

A. Porte logique de base (inverseur CMOS)

Si Ve ≃ E (niveau haut) Alors

⇒ ID = 0 ⇒ État bas.

Si Ve ≃ E (niveau bas Alors

⇒ État haut

Les deux MOS n’étant pas simultanément conducteur, le courant ID est toujours nul dans les états stables ⇒ consommation nulle.

Une consommation apparaît seulement en régime transitoire car il faut charger et décharger les capacités des structures. D’où le modèle en commutation de l’inverseur CMOS.

(42)

xe = 1 ⇒ ⇒ connection de xS à 0

xe = 0 ⇒ ⇒ connection de xS à 1

Une parfaite maîtrise de la technologie a permis de développer des MOSFET à très faible tension de seuil (< 1,5V) et donc de circuits logiques MOS pouvant fonctionner avec de faibles tension

d’alimentation.

Par exemple les circuits de la série 4000 fonctionnent de 3V à 18V Protection des entrées

La couche d’oxyde de grille est très fragile (épaisseur d’oxyde ≃ 800Å) et doit être protégée contre les surtensions d’origine électrostatique. Cette protection est intégrée à l’entrée de toute porte CMOS qui doit être reliée à un gin de boitier.

(43)

Caractéristique de transfert VS = f’(Ve) Elle a l’allure suivante :

Remarques Importantes

• VLM = 0, VHM = E

• Le gain est élevé dans la zone de transition

• Ce qui entraîne des marges de bruit importants

• Cette courbe est obtenue en résolvant l’équation ; Pour cela on se place dans les 3 domaines :

a. PMOS bloqué – NMOS conducteur b. PMOS conducteur – NMOS bloqué

c. PMOS et NMOS simultanément conducteurs.

En permanence on a

Expression de la tension de basculement

Ve = VB quand PMOS et NMOS sont en zone saturé.

⇒

V

_HM

= E V

_Hm

M

_H

V

_L

V

_LM

= 0

V

_B

M

_L

(44)

⇒

Avec

,

Par construction, on a

D’où

.

On peut

donc ajuster VB à l’aide du rapport . Il est particulièrement intéressant de prendre

⇒

La largeur du PMOS doit être double de celle du NMOS. C’est ce qu’on fait en pratique.

VS

E

V

_e

ZP < 2Z

N

Z_P = 2Z_N

Z_P > 2Z_N

(45)

Variation de la fonction de transfert avec la tension d’alimentation

6 10

14

3 5 7

V_S(V)

V

e V_DD= 14V

V_DD = 10V

V_DD= 6V

T = Constante

(46)

B. Porte NOR NOR

Le substrat de tout PMOS est porté au potentiel le plus élevé Le substrat de tout NMOS est porté au potentiel le plus bas En effet la tension de seuil VT est en fait VT = VG – VB

• Or pour le PMOS M3 par exemple, on a VCe – VS ≠ VG – VB ⇒ VS ≠ VB

• En conséquence, il apparaît nettement que : Si

Ceci indépendamment de VG – VS = VGS

(47)

NOR 3

NOR 4 est le maximum

Audelà de 4, on utilisera plusieurs couches logiques en appliquant les théorèmes de De Morgan.

Exemple NOR 8 (8 entrées)

(48)

C. Portes NAND NAND 2

Les substrats de tous les NMOS sont à la masse, ce qui permet de bloquer M1 comme M2 dès que leur grille est à 0, et ceci malgré la contreréaction apportée par VDS de M2.

NAND 3

On atteint NAND 4 (4 entrées) maximum en une couche logique.

D. Le Buffer en logique CMOS (Amplificateur logique)

(49)

Définition : un buffer ou un amplificateur logique est un circuit qui permet d’accroître le fan out d’une porte, en augmentant la quantité de courant pouvant être fourni ou reçu à sa sortie.

Si Ve = 0 ou Ve = VDD alors M1 ou M2 conduit et (VDS) tend vers 0. D’où

. est une constante technologique. Par contre on peut aisément changer d’un MOSFET à l’autre sur la même puce et ainsi concevoir un buffer à la taille souhaitée.

NB : Noter la différence entre un ampli analogique et un ampli logique.

En général, les numéros de série annoncent la présence ou l’absence d’une sortie bufferique en CMOS.

Exemple :

I. Série MC 14xxxB →buffered II. Série MC14xxxUB →Unbuffered

(50)

E. Portes TG (CMOS Transfert Gates ou CMOS Transmission Gates) Une porte TG est une association en parallèle d’un PMOS et d’un NMOS.

(51)

Les deux grilles des MOS complémentaires sont attaqués par deux signaux logiques complémentaires C et E, permettant de bloquer (ou de saturer) simultanément le PMOS et le NMOS.

- Si alors ⇒ Ve = VS

x → S donc x = S après une durée = TPD.

xe est donc transféré dans S

- Si alors

C’est l’état haute impédance en sortie.

(52)

Schéma réel

Même chose à l’état off.

dans l’état ON dans l’état OFF (très élevée) > 10¹¹Ω

Il est évident que l’on a Ce = CS par symétrie.

Il est clair que si : ou alors les grilles sont connectées à la masse dynamique. D’où la mise en parallèle de (CGSP et CSBP), (CGDP et CSBP), etc.

Application de la porte TG d. Circuit tristate

e. Réalisation de la porte XOR

(53)

La porte classique est en 3 couches logiques ou alors 2 couches sur …. Cablé.

Avec la porte TG, on a 2 couches et moins de complexité.

f. Cellule mémoire

C = 1 ⇒ écriture dans la cellule

C = 0 ⇒ Mise en mémoire et écriture possible.

(54)

34Fonctions analogiques de la porte TG c. Switch analogique

Considérons le montage cidessous Figure

c. e(f) est un signal analogique.

d. C et sont des signaux logiques complémentaires

• Si (C = 1 et ) alors le switch est ON

= Pertes d’insertion (dB). Le signal de sortie est atténué par rapport à Ve(f) mais reste proportionnel à Ve(f).

Exemple du circuit MC14016B de Motorola.

100K Hz

V

_B

10MH z

100M Hz

f 50MH

z

_Echelle

logarithmique

Pertes d’intersection

100K Hz

10MH z

100M Hz

f

100KΩ ≤ R ≤ 1MΩ R = 10KΩ

0 - 2 - 4 - 6

dB

R =

1KΩ

(55)

Donc cette porte s’utilise jusqu’à 10MHz sans problème.

Si (C = 0 et ) qlors le switch est off ⇒

Application directe : la fonction mute ou coupure de son dans une TV par la télécomande 34.2 Multiplexage analogique.

Considérons le montage cidessous :

(56)

Les signaux de commande C1, C2, C3, C4 montrent qu’un seul switch est ON à la fois. Donc durant on a

on a , etc.

Application : Oscilloscope 2 voies, à 4 à 8 voies analogiques.

(57)

MASTER PRO 2 EN TELECOMMUNICATIONS

MICRO ELECTRONIQUE

Séquence 4 : LES CIRCUITS INTEGRES ANALOGIQUES

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(58)

• Le circuit intégré analogique permet la réalisation de fonctions électroniques complexes sur une seule puce : amplificateurs divers, régulateurs de tension, comparateurs, synchronisateurs, etc.

• Le circuit intégré par rapport au circuit hybride permet d’accroître la fréquence de travail (de quelques KHz à plusieurs GHz). D’avoir une meilleure fiabilité et stabilité.

• Le circuit intégré analogique est beaucoup plus utilisé en basse et moyenne puissance qu’en forte puissance

• Compte tenu des faibles dimensions de la puce, les composants volumineux tels que les selfs ou les capacités de fortes valeurs sont évités. De même les résistances de forte valeur.

4-1 Exemple de conception : cas d’un amplificateur opérationnel En général, un ampli opérationnel doit satisfaire :

- Entrées différentielles avec fortes excursions des tensions d’entrées - Gain A0 très élevé aux BF

- Impédances d’entrée très élevées

- Faible impédance de sortie R0

- Fréquence de transition fT très élevée. fT = fréquence pour laquelle le gain vaut 0dB.

- Fréquence de coupure basse nulle.

Cas du µA741

(Tension différentielle) A0 = 10⁵ à 10⁶ typique

Rdiff = 1MΩ typique R0 ≅75Ω typique fT ≅1MHz à 5MHz

(59)

4-1-1 Schéma de principe de µA741 et autres ampli opérationnels

- l'Etage différentiel d'entrée assure un gain A0 élevé.

- CC (capacité de compensation) assure une contre-réaction

permettant de limiter la réponse en fréquence de l’amplificateur à une valeur qui empêche la naissance d’oscillations parasites.

- Les couplages sont directs ; c'est-à-dire qu’on supprime les capacités de couplage qui occuperaient de la place sur la puce et la fréquence de coupure basse est nulle.

- Cc est le composant qui occupe la plus grande surface sur la puce (capacité d’oxyde proportionnelle à S)

(60)

La compensation

La compensation en fréquence est essentielle dans un amplificateur opérationnel vu que le gain de Boucle ouverte A0 est très élevé.

Figure

Comme T1 • T2 on a 2gm = (gm) = (gm)T2.

En première approximation, on a avec d’où

or

. On prend I0 ~ 10•A et f0 ~ 1MHz.

Alors . En pratique on adopte ⇒ S = 10⁵ • m² = 0,1mm². C’est beaucoup sur la puce.

- Le µA741 a une compensation interne.

- Le µA709 n’en a pas, il faut donc placer Cc à l’extérieur du chip (2 pins sont prévus à ce sujet).

(61)

La réduction de la taille de CC à ft donnée

On a CC proportionnel à I0. Ainsi, il suffit de donner I0 (mais sans changer la valeur du générateur de courant) en réalisant un transistor multicollecteur.

Avec ce montage, la sortie de l’amplificateur différentiel présentera

avec .

Pour n = 5 on a

Afin de gagner de la surface, les résistances sont autant que possible remplacées par des charges actives à BJT qui occupe moins de surface.

4-1-2- Schéma complet du µA741 de Texas instrument

(62)

(63)