Europaisches Patentamt ïuropean Patent Office Dffice européen des brevets
]y Numéro de publication: 9 3 6 7 3 4 5
DEMANDE DE BREVET E U R O P E E N
S) Numéro de dépôt: 89202727.7 g) Date de dépôt: 30.10.89
£) int.Cl 5 G01R 31/28 , G06F 11/22
g) Priorité: 04.11.88 FR 8814423 Date de publication de la demande:
09.05.90 Bulletin 90/19
@ Etats contractants désignés:
CH DE FR GB IT Ll NL SE
y Demandeur: LABORATOIRES D'ELECTRONIQUE PHILIPS 3, Avenue Descartes
F-94450 Limeil-Brévannes(FR) E) FR
Demandeur: N.V. Philips' Gloeilampenfabrieken Groenewoudseweg 1 NL-5621 BA Eindhoven(NL)
£) CH DE GB IT Ll NL SE
§) Inventeur: Boutigny, Pierre-Henri c/o Société Civile S.P.I.D.
209, rue de l'Université F-75007 Paris(FR)
Inventeur: Nguyen, Huy Anh c/o Société Civile S.P.I.D.
209, rue de l'Université F-75007 Paris(FR)
Inventeur: Raoulx, Denis Luc Alain c/o Société Civile S.P.I.D
209, rue de l'Université F-75007 Paris(FR)
& Mandataire: Landousy, Christian et al Société Civile S.P.I.D. 209, Rue de l'Université
F-75007 Paris(FR)
(S) Analyseur logique avec double déclenchement.
lO@ Analyseur logique qui, pour détecter une combi- J^naison de référence, comprend des moyens de dé- tection qui délivrent un signal de déclenchement
^ selon deux modes de fonctionnement. Le premier JJjmode concerne une combinaison constituée de bits apparaissant sur des voies d'entrée différentes de
® l'analyseur logique. Le second mode concerne une tL combinaison constituée de bits identiques apparais- UJsant successivement sur une même voie.
FIG.1
1 EP 0 367 345 A1 2
ANALYSEUR LOGIQUE AVEC DOUBLE DECLENCHEMENT
L'invention concerne un analyseur logique comprenant des moyens de détection d'une com- binaison de référence dans une combinaison de signaux numériques d'entrée sélectionnés par un sélectionneur de voies.
Une invention de ce genre est connue du do- cument GB 2 060 182 qui décrit un analyseur logique muni d'un dispositif de reconnaissance de mots. II comprend un certain nombre de voies d'entrée et un reconnaisseur de mots qui permet de détecter une combinaison de bits présente si- multanément sur les voies d'entrée. Ce document concerne plus particulièrement une possibilité d'ex- tension pour des combinaisons qui dépassent le nombre de voies d'entrée.
Un tel analyseur logique possède une partie de déclenchement qui permet de sélectionner la partie utile du signal à mémoriser et de déclencher l'arrêt de l'acquisition des données quant un certain évé- nement a lieu. Cette possibilité est dite à déclen- chement vertical car l'événement recherché est la présence durant un certain laps de temps d'un mot de données prédéterminé. Ce déclenchement agit simultanément sur les N voies d'entrée.
Mais ce document ne permet pas de réaliser un autre type de déclenchement qui pourrait facili- ter l'utilisation d'un analyseur logique qui est un déclenchement horizontal permettant de détecter des combinaisons caractéristiques d'un fonctionne- ment défectueux d'un appareillage à tester. Le problème posé par l'invention est donc de réaliser un analyseur logique qui offre la possibilité d'utili- ser soit le déclenchement vertical soit le déclen- chement horizontal au choix de l'utilisateur. Le dé- clenchement doit agir sur une seule voie d'entrée et rechercher la présence de certaines séquences temporelles parmi le flot de données d'entrée. Pour réduire les coûts de fabrication il est de plus né- cessaire que ceci soit obtenu avec un nombre réduit de composants.
La solution au problème consiste en ce que les moyens de détection délivrent, selon deux modes de fonctionnement, un signal de déclenchement lorsque la combinaison de référence programmée est reproduite
- tel que, dans un premier mode, la combinaison sélectionnée est constituée de bits apparaissant à un instant donné sur des voies d'entrée différentes, et, lorsque la combinaison de signaux d'entrée se maintient pendant une durée supérieure à une pre- mière durée prédéterminée, la sortie du sélection- neur démarre un compteur, commandé par une horloge validée par la sortie du sélectionneur, dans lequel est introduite une valeur de consigne défi- nissant la première valeur prédéterminée et lorsque
celle-ci a été atteinte un signal de validation est délivré et mémorisé dans un premier moyen de mémorisation,
- et tel que, dans un second mode, la combinaison 5 sélectionnée est constituée de bits identiques ap- paraissant successivement sur une même voie pendant une durée inférieure à une seconde durée prédéterminée, la sortie du sélectionneur démar- rant le compteur dans lequel est introduite une w autre valeur de consigne et, lorsque la durée de la combinaison sélectionnée est inférieure à la secon- de durée prédéterminée par la valeur de consigne, un autre signal de validation est délivré et mémori- sé dans un second moyen de mémorisation, 15 la sélection de modes s'effectuant en entrée à
l'aide d'une commande de voies appliquée au sé- lectionneur de voies, et en sortie à l'aide d'un signal de mode appliqué à un multiplexeur qui reçoit les signaux de validation mémorisés et déli- 20 vre le signal de déclenchement.
Pour effectuer la sélection des voies selon le déclenchement vertical ou horizontal, le sélection- neur comprend affecté à chaque voie :
- une première porte logique qui reçoit une voie et 25 un des n bits d'une première combinaison de réfé-
rence,
- la sortie de cette première porte logique étant réunie à l'entrée d'une seconde porte logique qui reçoit également un des n bits d'une seconde 30 combinaison de référence, l'une des combinaisons de référence étant destinée à sélectionner un mot binaire quelconque, l'autre combinaison de référen- ce étant destiné à sélectionner une des n voies pour former la commande de voies, les secondes 35 portes logiques affectées à chaque voie ayant leurs sorties réunies à une porte logique effectuant le ET logique de toutes ces sorties pour délivrer le signal de sortie du sélectionneur.
Ainsi toutes les voies programmées pourront 40 être examinées simultanément pour détecter si la combinaison de référence est apparue pendant une durée prédéterminée. De même une seule voie pourra être sélectionnée et examinée sur certaines périodes de temps pour détecter si la combinaison 45 de référence est apparue pendant une durée infé- rieure à une durée prédéterminée. Pour le déclen- chement vertical le sélecteur de voies effectue également la reconnaissance de mots. Sa sortie peut être mémorisée dans une bascule pour être 50 délivrée au multiplexeur. Pour le déclenchement horizontal la reconnaissance de mots est effectuée par le compteur suivi de ses bascules.
L'invention sera mieux comprise à l'aide des figures suivantes données à titre d'exemples non limitatifs qui représentent :
iP 0 367 345 Al
figure 1 : un schéma électrique des moyens le détection d'une combinaison de signaux selon 'invention,
figure 2 : un exemple de schéma détaillé J'un sélectionneur de voies,
figures 3A, 3B : deux chronogrammes cor- espondant au schéma de la figure 1 pour les deux nodes de fonctionnement.
Sur la figure 1 est représenté le sélectionneur je voies 10 qui reçoit sur le bus d'entrée 11 les /oies d'entrée de l'analyseur logique. II reçoit une combinaison de bits C qui permet d'opérer la sé- ection des voies et la reconnaissance de mots selon le déclenchement vertical. II reçoit également jne combinaison de bits B qui. permet de sélec- ionner une voie parmi toutes les entrées de l'ana- yseur logique.
En déclenchement vertical lorsque la combinai- son de référence est apparue simultanément sur es voies d'entrée, le signal au point A passe à un îtat logique déterminé par exemple l'état 1. Ce node de fonctionnement est représenté sur la figu-
•e 3A. Lorsque le signal A passe à l'état 1 la porte ET 14 (figure 1) délivre un signal CL1 qui sert l'horloge à un compteur 12. Celui-ci est préalable-
@nent chargé avec une valeur de consigne M défi- nissant la durée prédéterminée. Ainsi si par exem- ple M a été programmé pour une durée de sept :oups d'horloge, le passage de A à l'état 0 avant jne durée inférieure à sept coups d'horloge (cas P1) ne provoquera aucun changement de la sortie FC du compteur. Par contre lorsque le signal A -este à l'état logique 1 après une durée supérieure à sept coups d'horloge (cas P2) ceci entraîne le passage de la sortie TC à l'état logique 1 et la sortie S1 d'une bascule 15 recopie le signal A et passe à l'état logique 1 sur le front descendant de l'horloge CL2.
En déclenchement horizontal lorsqu'une voie est sélectionnée le signal présent sur cette voie apparaît au point A. Supposons que l'événement à détecter fasse apparaître en A un signal à l'état logique 1 (figure 3B). Lorsque le signal en A a l'état logique 1 , l'horloge CL1 passe à l'état logique 1 et déclenche le début de comptage du compteur 12 qui a préalablement été chargé avec la valeur de consigne M. Le signal CL1 actionne également une entrée d'une bascule R/S 13 et met sa sortie Q1 à l'état logique 1 . Si le compteur atteint la valeur de consigne M (par exemple 7 coups d'horloge) avant que le signal A change d'état logique (cas P3) alors la sortie TC fait basculer la sortie Q1 de la bascule 1 3 de type R/S à l'état logique 0. Lorsque le front descendant du signal A apparaît, il valide dans la bascule 16 de type D le signal Q1 qui est copié selon S2 selon un état logique 0.
Lorsque le signal A passe de l'état logique 1 à l'état logique 0 avant que le compteur n'ait atteint
la valeur de consigne M (cas K4), aiors la sortie i o n'a pas basculé à l'état logique 1 et lorsque le front descendant de A se présente sur la bascule 16, la sortie Q1 qui est restée à l'état logique 1 est 5 recopiée par la bascule 16 de type D sur sa sortie S2. Ainsi le multiplexeur 17 peut sélectionner le mode vertical ou le mode horizontal à l'aide du signal SEL et délivrer le signal de déclenchement.
o Cette sélection est effectuée préférentiellement en programmant le passage du signal SEL afin de pouvoir observer successivement les deux modes de fonctionnement.
La figure 2 représente le sélectionneur 10 des 5 voies 1, 2 ... N. Le bus d'entrée 11 arrive sur des portes logiques opérant la fonction OU exclusif inverse 20i ... 20N. Ces portes reçoivent la combi- naison de référence C. Leurs sorties sont réunies à des portes logiques 21 1, 21 2 ... 21 N opérant la
»o fonction NON-OU. Ces portes reçoivent la combi- naison de référence B. Leurs sorties sont réunies à une ou plusieurs portes logiques, dans l'exemple une porte NON-OU. En déclenchement vertical, la combinaison B valide toutes les portes 21 1 à 21 N.
?5 Lorsque la combinaison d'entrée est identique à la combinaison de référence C, la sortie A passe à l'état logique 1 .
II est évidemment possible à l'homme du mé- tier d'opérer avec une logique inverse en modifiant îo le type de porte utilisé sans sortir du cadre de
l'invention.
Revendications
35 1. Analyseur logique comprenant des moyens de détection d'une combinaison de référence dans une combinaison de signaux numériques d'entrée sélectionnés par un sélectionneur de voies, carac- 40 térisé en ce que les moyens de détection délivrent, selon deux modes de fonctionnement, un signal de déclenchement lorsque la combinaison de référen- ce programmée est reproduite :
- tel que, dans un premier mode, la combinaison 45 sélectionnée est constituée de bits apparaissant à un instant donné sur des voies d'entrée différentes, et, lorsque la combinaison de signaux d'entrée se maintient pendant une durée supérieure à une pre- mière durée prédéterminée, la sortie du sélection- 50 neur démarre un compteur, commandé par une horloge validée par la sortie du sélectionneur, dans lequel est introduite une valeur de consigne défi- nissant la première valeur prédéterminée et lorsque celle-ci a été atteinte un signal de validation est 55 délivré et mémorisé dans un premier moyen de
mémorisation,
- et tel que, dans un second mode, la combinaison sélectionnée est constituée de bits identiques ap-
EP 0 367 345 A1
paraissant successivement sur une même voie pendant une durée inférieure à une seconde durée prédéterminée, la sortie du sélectionneur démar- rant le compteur dans lequel est introduite une autre valeur de consigne et, lorsque la durée de la s combinaison sélectionnée est inférieure à la secon- de durée prédéterminée par la valeur de consigne, un autre signal de validation est délivré et mémori- sé dans un second moyen de mémorisation,
la sélection de modes s'effectuant en entrée à ro l'aide d'une commande de voies appliquée au sé- lectionneur de voies, et en sortie à l'aide d'un signal de mode appliqué à un multiplexeur qui reçoit les signaux de validation mémorisés et déli-
vre le signal de déclenchement. 75
2. Analyseur logique selon la revendication 1, caractérisé en ce que, pour opérer sur n voies, le sélectionneur comprend affecté à chaque voie : - une première porte logique qui reçoit une voie et un des n bits d'une première combinaison de réfé- 20 rence,
- la sortie de cette première porte logique étant réunie à l'entrée d'une seconde porte logique qui reçoit également un des n bits d'une seconde combinaison de référence, l'une des combinaisons 25 de référence étant destinée à sélectionner un mot binaire quelconque, l'autre combinaison de référen- ce étant destiné à sélectionner une des n voies pour former la commande de voies, les secondes portes logiques affectées à chaque voie ayant leurs 30 sorties réunies à une porte logique effectuant le ET logique de toutes ces sorties pour délivrer le signal de sortie du sélectionneur.
3. Analyseur logique selon les revendications 1 ou 2, caractérisé en ce que le premier moyen de 35 mémorisation est constitué d'une bascule qui mé- morise la sortie du sélectionneur.
4. Anlyseur logique selon une des revendica- tions 1 à 3, caractérisé en ce que les seconds moyens de mémorisation sont constitués d'une 40 bascule de type R/S suivie d'une bascule de type D.
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EP 0 367 345 A1
EP 0 367 345 Al
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ê Office européen p RAPPORT DE RECHERCHE E U R O P E E N N E , „„ ^ „ ^ -„,r-,„„^„ ^T T„ ^^-^^ T,„ Numéro de la demande des brevets
EP 89 20 2727 DOCUMENTS CONSIDERES COMME P E R T I N E N T S
Catégorie Citation du document avec indication, en cas de besoin,
des parties pertinentes Revendication
concernée [ CLASSEMENT DE LA DEMANDE (Int. C1.5) ELECTRONIQUE INDUSTRIELLE
no. 112, 15 septembre 1986, pages 55-63, Paris, F; B. COMBY: " L ' i n t é r ê t d'une a c q u i s i t i o n en temporel
t r a n s i t i o n n e l en analyse l o g i q u e rapide" * page 49; paragraphe: "Une double analyse permet des mesures couplées"; page 60; figure 11 * COMPUTER DESIGN
nars 1981, pages 119-126; P. DITTMAN e t al.: "Logic Analyzers Simplify System I n t é g r a t i o n Tasks" * pages 121,122;
figure 2C *
EP-A-0 258 956 (TEKTRONIX, INC.)
* revendications 1,6,7 *
DE-C-3 019 473 (TEKTRONIX, INC.)
* le document en entier *; & GB - A - 20 60 182 (Cat. D,A)
G 01 R
G 06 F 31/28 11/22
DOMAINES TECHNIQUES RECHERCHES (Int. CIS) G 01 R 13/28 G 01 R 31/28 G 06 F 11/22
Le présent rapport a été établi pour toutes les revendications Lien de la recherche
BERLIN
Date a achèvement de la recherche
26-01-1990 Examinateur
LEMMERICH J CATEGORIE DES DOCUMENTS CITES
X : particulièrement pertinent à lui seul
Y : particulièrement pertinent en combinaison avec un autre document de la même catégorie
A : arrière-plan technologique O : divulgation non-écrite P : document intercalaire
T : théorie ou principe à la base de l'invention E : document de brevet antérieur, mais publié à la date de dépôt ou après cette date D : cité dans la demande
L : cité pour d'autres raisons
& : membre de la même famille, document correspondant
