Pépite | Contacts auto-alignés pour la technologie CMOS 10 nm FDSOI

Texte intégral

(1)Thèse de Heimanu Niebojewski, Lille 1, 2014. Université des Sciences et Technologies de Lille 1, Ecole Doctorale régionale Sciences Pour l’Ingénieur Lille Nord-de-France N° d’ordre : 41591. Thèse pour obtenir le grade de Docteur en Science de l’Université Lille 1 Présentée par Heimanu NIEBOJEWSKI le 24 novembre 2014 Discipline : MICRO ET NANOTECHNOLOGIES. CONTACTS AUTO-ALIGNES POUR LA TECHNOLOGIE CMOS 10NM FDSOI. Directeur de thèse : M. Emmanuel DUBOIS Membres du jury M. Dominique MANGELINCK, Directeur de recherche { l’IM2NP, Marseille (Président du jury). M. Costin ANGHEL, Professeur { l’ISEP, Paris (Rapporteur). M. Jean-Luc AUTRAN, Professeur à l’Université Aix-Marseille (Rapporteur). M. Cyrille LE ROYER, Ingénieur de recherche au CEA-Leti (Encadrant). M. Yves MORAND, Ingénieur de recherche à STMicroelectronics (Encadrant). M. Shawn FETTEROLF, Directeur technique à IBM (Invité). © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(2) Thèse de Heimanu Niebojewski, Lille 1, 2014. 2 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(3) Thèse de Heimanu Niebojewski, Lille 1, 2014. They did not know it was impossible, so they did it! Mark Twain. 3 © 2014 Tous droits réservés.. doc.univ-lille1.fr.


(5) Thèse de Heimanu Niebojewski, Lille 1, 2014. REMERCIEMENTS Le nombre de personnes que l’on rencontre ou que l’on est simplement amené à côtoyer en trois ans de thèse peut très vite devenir dingue. Et même en en faisant la liste, je me dis que je dois forcément en oublier quelques-unes. Un peu comme lorsqu’on est sûr d’avoir oublié quelque chose en partant en vacances… Je tiens en premier lieu à remercier Emmanuel Dubois pour avoir accepté de diriger cette thèse. Je lui suis particulièrement reconnaissant de la latitude qu’il m’a laissée pour aborder ces travaux, étant donné l’éloignement de mon lieu de travail avec l’IEMN. Je remercie également messieurs Dominique Mangelinck, Jean-Luc Autran, Costin Anghel et Shawn Fetterolf d’avoir donné de leur temps en acceptant de participer { mon jury de thèse. Evidemment, tout ce travail n’aurait pas été possible sans l’œuvre acharnée de deux monuments du Leti. Tels Laurel et Hardy, Cyrille et Yves (pas nécessairement « respectivement ») ont été un binôme de choc dans mon apprentissage de la vie (comprenez « microélectronique »). De l’écriture d’un papier de conférence { la lecture d’un Fluide Glacial, de la génération de marques d’alignement au mythe du gros tahitien, vous avez été au top. Je souhaite vous remercier de tout cœur pour votre exigence, votre soutien et surtout pour votre confiance tout au long du voyage. Un grand merci également { l’ensemble du personnel du LICL, au Leti comme { Crolles, qui a rendu cette expérience plus riche, et aussi plus simple parfois. Je pense particulièrement à Jean-Michel P., Bernard, Nils, Claude, Laurent B1., Virginie et Lucie. Un grand merci à Thierry, Maud, Olivier F. et Barbara qui ont cru en moi et m’ont souvent encouragé. Mais le LICL, c’est une grande famille qui compte aussi toutes ces autres personnes que je remercie aussi : Laurent G., Olivier R., Hervé, Thomas, Perrine, Sylvain, Claire, Zdenek, Louis, Phuong, Marie-Pierre Christophe, Laurent B2 et Valérie. On n’imagine pas à quel point fabriquer un transistor { l’échelle nanométrique peut être compliqué. Heureusement, j’ai eu le privilège de travailler avec de nombreux génies du Leti, parfois mêmes magiciens, que je remercie pour leur professionnalisme, leur gentillesse et leur disponibilité. Je pense à Christian et à ses gravures aux petits oignons, à Sébastien B. et à Nicolas. À Jonathan, Sébastien P., Jessy et Nacima, qui n’auront plus jamais { entendre parler de CALI et de SNAC. À Maurice, Cathy, Aurélien et Viorel, qui m’ont si souvent rappelé que les nanomètres c’était vraiment petit. À Marine et Pascal, pour l’acide ortho phosphorique. À JMH pour les facettes, Anne et Christophe pour le BN (pas le biscuit), à Fabrice et Philippe aussi. Merci à André et Sylvie pour le nombre considérable de mesures qu’ils ont effectuées sur mes plaques, même quand cela semblait impossible. Je n’oublie pas non plus l’équipe d’observation qui m’a permis d’obtenir des images SEM et TEM de grande qualité dans des délais défiant toute concurrence : un grand merci à Christiane, François et Hervé. Au cours de cette thèse, il m’a aussi été donné la chance de m’ouvrir au monde de la simulation numérique et de la modélisation. A ce titre, je tiens à remercier deux personnes en particulier :  . Marie-Anne tout d’abord, pour ta gentillesse quotidienne, ton temps, tes conseils, tes coups de pouce, tes formations rapides et efficaces. Olivier Rozeau, dont je cite aussi le nom de famille (sinon je trouve que ça sonne moins bien…). Olivier c’est un peu mon héros. Y’a des enfants qui veulent devenir pompier plus tard. Moi je veux devenir Olivier Rozeau. 5. © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(6) Thèse de Heimanu Niebojewski, Lille 1, 2014. Je n’oublie pas non plus les membres du laboratoire de simulation et modélisation qui m’ont également beaucoup aidé : Pierrette, Sébastien, Anouar, et Jean-Charles. On dit que Rome ne s’est pas faite en un jour. Cette thèse non plus, mais encore mieux, elle ne s’est pas faite en un seul endroit. Je tiens donc { remercier l’ensemble des personnes situées sur le site STMicroelectronics de Crolles qui ont également rendu ce travail de thèse possible. Un grand merci { l’équipe C14 PI (Pierre, Emmanuel, Jérôme, François, Olivier, Nils – encore), à Fred, à Patrick Scheer, { Joris, ainsi qu’au personnel en atelier (Cédric, Véronique, Daniel, Clément, Carole, Magali, Patrick…). Merci aussi { Daniel Bensahel ainsi que Pierre Morin pour leur aide dans l’obtention de cette thèse. Je tiens aussi à remercier mes spécialistes préférés en propriété intellectuelle : Véronique et Fred. Enfin un grand merci à Valérie Bourin pour son aide quotidienne et sa gentillesse constante.. Le moment préféré de tout thésard lisant le manuscrit d’un désormais docteur est de savoir s’il ledit docteur a bien pensé à le citer dans ses remerciements. Fort de cela, je vais tenter de ne pas faire de jaloux. Je tiens à remercier tous mes collègues rameurs de la même galère, à commencer par ceux qui sont sortis ou rament encore en 409 : merci à Siméon et ses infusions, Rémi (qui a dû passer plus de temps en 409 que dans son propre bureau), Gabriele pour les éclats de rire, Jérôme et Lia, Anthony pour ta revue de « presse » quotidienne. Merci également à Luca, Mathilde et Julien à qui je souhaite du courage pour la suite. Je pense aussi aux autres thésards et ex-thésards du LICL : Aurore, Fabien, Loïc, Marinela, Daniele, Julien P., Issam, Sara, Vincent, Romain. Keep going! Mes remerciements vont également { l’ensemble des membres d’AITAP avec qui j’ai vécu tant de choses au sein comme en dehors de la thèse : Alex et Dim, Larissa, Clément, Modélisator, Kévin, Sam, Anthony, Elvi, Raph, Guillaume, Bichon, Toto_Evolution, Marion... Merci pour cette expérience humaine, sincèrement.. Pour finir, je tiens à dédier ce manuscrit à ma famille, ici et là-bas. Merci pour votre soutien permanent et votre amour inconditionnel, sans qui je ne serais assurément pas allé aussi loin. Ma dernière pensée va naturellement à celle qui partage ma vie, et pour qui un sourire vaut plus que des mots.. 6 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(7) Thèse de Heimanu Niebojewski, Lille 1, 2014. TABLE DES MATIERES TABLE DES MATIERES .................................................................................................................................... 7 LISTE DES ACRONYMES ............................................................................................................................... 11 INTRODUCTION GENERALE ....................................................................................................................... 13. Chapitre 1 : Contexte et étude bibliographique ................................................................................. 15 Introduction du chapitre 1 ........................................................................................................................ 16 1.1. Définitions et principe de fonctionnement du transistor MOSFET .................................... 17 1.2. Les interconnexions du transistor ................................................................................................. 19 1.2.1. Les contacts du Back-End .................................................................................................................... 19 1.2.2.. Les interconnexions du Middle-End ............................................................................................... 20. 1.2.2.1.. Etat de l’art des contacts des précédentes générations de transistor ................ 20. 1.2.2.2.. Les contacts auto-alignés ...................................................................................................... 22. 1.3. Performances des dispositifs micro-électroniques { l’échelle du circuit : cas de l’inverseur ....................................................................................................................................................... 23 1.3.1. Délai de propagation ............................................................................................................................. 23 1.3.2.. Puissance dissipée .................................................................................................................................. 26. 1.3.3.. Amélioration des performances dynamiques ............................................................................. 27. 1.4. Performances { l’échelle du dispositif : résistances du transistor ..................................... 28 1.4.1. Définitions et contexte .......................................................................................................................... 28 1.4.2.. Diminuer les résistances parasites .................................................................................................. 31. 1.4.2.1.. Augmentation des dimensions ........................................................................................... 31. 1.4.2.2.. Autre modèle analytique de résistance de contact RCO ............................................. 32. 1.4.2.3.. Ingénierie de la résistivité des contacts .......................................................................... 33. 1.5. Performances { l’échelle du dispositif : capacités du transistor......................................... 34 1.5.1. Modélisation capacitive du transistor : cas général ................................................................. 35 1.5.2.. Modélisation capacitive du transistor : cas des faibles longueurs de grille.................... 36. 1.5.2.1.. Capacités parasites du transistor en configuration simplifiée (2D).................... 36. 1.5.2.2.. Capacités parasites du transistor en configuration réelle (3D) ............................ 38. 1.5.3.. Détermination des capacités parasites du transistor .............................................................. 39. 1.5.3.1.. La mesure C(V) : définitions ................................................................................................ 39. 1.5.3.2. Mesure C(V) et simulation numérique pour l’extraction de la capacité intrinsèque du transistor .............................................................................................................................. 41 1.5.3.3. 1.5.4.. Modélisation analytique pour la détermination des capacités parasites .......... 42. Diminution des capacités parasites ................................................................................................. 44 7. © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(8) Thèse de Heimanu Niebojewski, Lille 1, 2014. 1.6. Contraintes mécaniques pour la performance du transistor............................................... 46 1.6.1. Définitions.................................................................................................................................................. 46 1.6.2.. Effet des contraintes sur la structure de bandes du silicium................................................ 47. 1.6.2.1.. Bande de conduction et bande de valence ..................................................................... 47. 1.6.2.2.. Mobilité électronique .............................................................................................................. 49. 1.6.2.3. Effet de la contrainte sur la structure de bande et la mobilité des porteurs dans le silicium .................................................................................................................................................. 49 1.6.2.4. 1.6.3.. Variation de mobilité par application d’une contrainte : différents modèles . 50. Techniques d’introduction de contraintes dans les procédés microélectroniques .... 51. 1.6.3.1.. Utilisation d’un substrat contraint .................................................................................... 52. 1.6.3.2.. Contraintes locales induites par les procédés de fabrication ................................ 53. 1.6.4.. Efficacité relative des méthodes d’introduction de contraintes .......................................... 56. Conclusion du chapitre 1 ............................................................................................................................ 58. Chapitre 2 : Impact de l’architecture de contacts auto-alignes sur les performances du transistor et du circuit ................................................................................................................................ 59 Introduction du chapitre 2 ........................................................................................................................ 60 2.1. Présentation d’une architecture de transistor { contacts auto-alignés ........................... 61 2.1.1. Enchainement théorique des étapes de fabrication ................................................................. 61 2.1.2.. Avantages et inconvénients de l’architecture SAC .................................................................... 63. 2.2. Evaluation des contraintes mécaniques générées dans le canal d’un transistor intégrant des contacts auto-alignés ....................................................................................................... 64 2.2.1. Hypothèses de simulation des étapes de fabrication du transistor ................................... 64 2.2.2. Evolution de l’état de contrainte du canal du transistor au cours de la fabrication de l’architecture de contacts auto-alignés ............................................................................................................. 66 2.2.3.. Modulation de la contrainte du canal par l’empilement de grille et les contacts ......... 68. 2.2.3.1.. Impact de la gravure partielle de la grille ...................................................................... 68. 2.2.3.2.. Impact de la fabrication des pré-contacts ...................................................................... 70. 2.2.4.. Comparaison avec une architecture de contacts conventionnels ....................................... 72. 2.2.4.1.. Simulation des étapes de fabrication des contacts conventionnels .................... 72. 2.2.4.2.. Modulation de la contrainte du canal par les contacts conventionnels ............. 73. 2.2.5.. Bilan des simulations de contraintes et discussion .................................................................. 75. 2.3. Evaluation des capacités parasites dans un transistor intégrant des contacts autoalignés ............................................................................................................................................................... 76 2.3.1. Hypothèses et stratégie de simulation ........................................................................................... 76 2.3.2.. Première estimation des capacités parasites Cfr et Cpc ............................................................ 77. 2.3.3. Minimisation des capacités parasites via l’optimisation des paramètres technologiques ............................................................................................................................................................ 78 2.3.3.1.. Réduction de la hauteur de grille ...................................................................................... 78. 2.3.3.2.. Impact de la non-uniformité des procédés sur les capacités parasites ............. 79. 8 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(9) Thèse de Heimanu Niebojewski, Lille 1, 2014. 2.3.3.3. 2.3.4.. Optimisation des espaceurs ................................................................................................. 81. Pondération des composantes de capacité .................................................................................. 82. 2.3.4.1.. Sans prise en compte de Cov et Cif....................................................................................... 82. 2.3.4.2.. Avec prise en compte de Cov et Cif ...................................................................................... 83. 2.3.5.. Impact des optimisations sur les performances statiques du transistor ........................ 84. 2.3.6.. Impact des capacités parasites sur les performances dynamiques du transistor ....... 86. 2.3.7.. Prise en compte de la résistance de grille..................................................................................... 89. 2.3.7.1.. Effet de la résistance de grille sur le délai du circuit ................................................. 89. 2.3.7.2.. Détermination de la résistance d’une grille : modèle monocouche .................... 90. 2.3.7.1.. Détermination de la résistance d’une grille : modèle bicouche ............................ 92. Conclusion du chapitre 2 ............................................................................................................................ 95. Chapitre 3 : Comment intégrer des contacts auto-alignes dans un transistor MOS ?........... 97 Introduction du chapitre 3 ........................................................................................................................ 98 3.1. Fabrication de la grille ....................................................................................................................... 99 3.1.1. Procédés de lithographie et gravure des grilles ......................................................................... 99 3.1.2.. Résultats morphologiques ............................................................................................................... 100. 3.1.3.. Application à la technologie C14 ................................................................................................... 101. 3.2. Réalisation des extensions source-drain................................................................................... 103 3.2.1. Fabrication des espaceurs ................................................................................................................ 103 3.2.2.. Epitaxie surélevée des source-drain ............................................................................................ 103. 3.3. Encapsulation des grilles ................................................................................................................. 105 3.3.1. Spécifications de l’étape d’encapsulation oxyde ..................................................................... 105 3.3.2.. Stratégie de remplissage SiO2 et polissage ................................................................................ 106. 3.3.2.1.. Dépôt et recuit d’oxyde SiO2 fluant (FOx) ................................................................... 107. 3.3.2.2.. Gravure SiCoNi partielle du FOx et CMP oxyde......................................................... 108. 3.4. Elaboration de la grille finale ........................................................................................................ 110 3.4.1. Retrait du masque dur nitrure ....................................................................................................... 110 3.4.2.. Gravure partielle du silicium de grille ......................................................................................... 113. 3.4.3.. Siliciuration de la grille ...................................................................................................................... 114. 3.4.3.1.. Procédé de siliciuration ...................................................................................................... 114. 3.4.3.2.. Résultats de siliciuration .................................................................................................... 115. 3.4.4.. Fabrication du bouchon de grille .................................................................................................. 115. 3.4.4.1.. Choix du procédé de fabrication ..................................................................................... 115. 3.4.4.2.. Choix du diélectrique de bouchon .................................................................................. 116. 3.4.4.3.. Résultats sur structures morphologiques ................................................................... 117. 3.5. Gravure des contacts : premiers essais ...................................................................................... 119 Conclusion du chapitre 3 .......................................................................................................................... 120. 9 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(10) Thèse de Heimanu Niebojewski, Lille 1, 2014. Chapitre 4 : Perspectives d’amélioration des performances des transistors PMOS 10nm FDSOI via les contraintes mécaniques ................................................................................................ 121 Introduction du chapitre 4 ...................................................................................................................... 122 4.1. Protocole expérimental et hypothèses de simulation .......................................................... 123 4.1.1. Protocole proposé ............................................................................................................................... 123 4.1.2.. Hypothèses de simulation ................................................................................................................ 124. 4.2. Du transistor 14nm au transistor 10nm .................................................................................... 125 4.2.1. Impact de l’épaisseur des épitaxies surélevées ....................................................................... 125 4.2.2.. Mise en place d’une grille de remplacement (intégration « gate-last ») ....................... 126. 4.2.2.1.. Principe et avantages de l’intégration « gate-last » ................................................. 126. 4.2.2.2.. 14nm GF vs 14nm GL : comparaison des résultats ................................................. 127. 4.2.3.. Augmentation de la fraction de Ge dans les source-drain et le canal ............................. 128. 4.2.4.. Impact de la longueur de grille....................................................................................................... 129. 4.2.5.. Bilan ........................................................................................................................................................... 131. 4.3. Intérêt des SAIPS pour les technologies 14nm et 10nm FDSOI ......................................... 131 4.3.1. Variations de contraintes mécaniques induites par les SAIPS .......................................... 132 4.3.2.. Conséquences sur les performances statiques des transistors PMOS 14nm FDSOI 133. Conclusion du chapitre 4 .......................................................................................................................... 135. CONCLUSION GENERALE ........................................................................................................................... 137 REFERENCES ................................................................................................................................................. 139 PUBLICATIONS DE L’AUTEUR ................................................................................................................. 151. 10 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(11) Thèse de Heimanu Niebojewski, Lille 1, 2014. LISTE DES ACRONYMES ALD : Atomic Layer Deposition. MD : Masque Dur. BEOL : Back-End-Of-Line. MEOL : Middle-End-Of-Line. BOx : Buried Oxide cCESL : compressive CESL. MOSFET : Metal-Oxide-Semiconductor Field Effect Transistor. CESL : Contact Etch Stop Layer. MTTF : Mean Time To Failure. CMOS : Complementary Metal-OxideSemiconductor. NMOS : “N” Metal-Oxyde-Semiconductor. CMP : Chemical-Mechanical Polishing CPP : Contacted Poly Pitch CVD : Chemical Vapor Deposition DIBL : Drain Induced Barrier Lowering DRAM : Dynamic Random Access Memory DSL : Dual Stress Liner DUV : Deep Ultra-Violet EOT : Equivalent Oxide Thickness ESL : Etch Stop Layer EUV : Extreme Ultra-Violet FDSOI : Fully-Depleted Silicon On Insulator FinFET : Fin Field Effect Transistor FO : Fan-Out FO1 : Fan-Out 1 FO3 : Fan-Out 3 FOx : Flowable Oxide HAADF : High-Angle Annular Dark-Field HDD : Highly-Doped Drain HDP : High-Density Plasma HH : Heavy Holes HK : High-K HSQ : Hydrogen SilesQuioxane ITRS : International Technology Roadmap for Semiconductor LDD : Lightly-Doped Drain LH : Light Holes M1 : Métal 1. PDSOI : Partially-Depleted Silicon On Insulator PECVD : Plasma Enhanced Chemical Vapor Deposition PMD : Pre-Metal Dielectric PMOS : “P” Metal-Oxyde-Semiconductor RO : Ring Oscillator RSD : Raised Source-Drain RTA : Rapid Thermal Anneal SAC : Self-Aligned Contact SAIPS : Self-Aligned In-Plane Stressor SC1 : Standard Clean 1 SD : Source-Drain SGOI : SiGe On Insulator SiARC : Silicon-rich Anti-Reflective Coating SMT : Stress Memorization Technique SOC : Spin On Carbon SOI : Silicon On Insulator SPICE : Simulation Program with Integrated Circuit Emphasis SPM : Sulfuric Peroxide Mixture sSOI : strained Silicon On Insulator STI : Shallow Trench Isolation TCAD : Technology Computer Aided Design tCESL : tensile CESL TEM : Transmission Electron Microscopy TEOS : Tetra-Ethyl Ortho-Silicate TLM : Transmission Line Model. 11 © 2014 Tous droits réservés.. doc.univ-lille1.fr.


(13) Thèse de Heimanu Niebojewski, Lille 1, 2014. INTRODUCTION GENERALE Depuis l’invention du premier circuit électronique par Texas Instrument en 1958, l’industrie micro-électronique n’a cessé de se réinventer. Aujourd’hui, chaque nouvelle génération de circuit intégré s’accompagne d’une part d’une amélioration de ses performances, d’autre part d’une minimisation des coûts de fabrication. L’amélioration des performances d‘un circuit s’effectue { différentes échelles. L’architecture du circuit peut être optimisée dans sa conception, c’est-à-dire dans la manière d’agencer et de relier les différents composants électroniques entre eux. A cela s’ajoute une amélioration des performances des composants élémentaires eux-mêmes. Ce gain en performance est intrinsèquement couplé à un schéma de miniaturisation des composants, héritée de la loi de Moore. Si initialement la loi de Moore (cf. Fig. A) prédisait à juste titre le doublement du nombre de composants unitaires intégrés dans un microprocesseur tous les ans [MACK 11], elle est aujourd’hui devenue davantage une ligne directrice dans la logique miniaturiste. Plus concrètement, dans le cas des transistors de type MOSFET qui sont majoritairement les composants de base de l’électronique logique, un cahier des charges listant les challenges technologiques des prochaines générations de composants est établi périodiquement par l’ITRS (International Technology Roadmap for Semiconductor). Ce cahier des charges, fondé sur les besoins fonctionnels des circuits (fréquence d’horloge, consommation électrique, etc.), permet de définir les développements technologiques nécessaires { l’obtention des performances requises.. Fig. A : Evolution prédictive du nombre de composants intégrés par fonction logique dans une puce électronique [MOORE 98]. Le paramètre faisant typiquement office de nouvelle loi de Moore est la diminution, tous les dixhuit à vingt-quatre mois, de la plus petite période répétition des grilles des transistors (ou pitch), marquant le passage d’une génération de transistors à une autre. Cette diminution du pitch est généralement associée à une réduction de la longueur de la grille des transistors dont les dimensions sont les plus faibles, donnant leur nom à chaque génération. Ainsi, la génération dite « 32nm » d’Intel traduit des dimensions des grilles les plus agressives de ce nœud technologique, soit environ 30nm. Cette miniaturisation entraîne l’augmentation de la densité d’intégration de composants. Aussi, pour une puce aux dimensions fixées, le passage { une nouvelle génération de transistor permet d’augmenter les performances d’un circuit (stockage, puissance, fonctionnalités) en rendant possible une diminution du coût de fabrication (Fig. B). 13 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(14) Thèse de Heimanu Niebojewski, Lille 1, 2014. Fig. B : Coût de fabrication d’un composant électronique en fonction de la densité d’intégration entre 1962 et 1970 [MOORE 98]. Afin d’augmenter la densité d’intégration des transistors, le principe de miniaturisation doit également s’appliquer aux interconnexions. Pour les générations de transistors sub-10nm, les procédés actuels de lithographie optiques en ultraviolet profond atteignent leur limite de résolution. Par ailleurs, le transfert des motifs en deux temps (« double patterning »), qui est une option onéreuse, devient nécessaire dès le premier niveau d’interconnexions. Des solutions peuvent dès aujourd’hui être implémentées au niveau architectural du transistor afin de garantir une densité d’intégration répondant aux règles de dessin des nœuds technologiques à venir. L’étude menée dans le cadre de cette thèse consiste tout d’abord à intégrer des contacts métalliques sur source et drain de manière auto-alignée par rapport à la grille, dans une configuration de transistors denses respectant les dimensions des nœuds 14nm et 10nm. L’objectif est ensuite d’évaluer l’impact de cette architecture de contacts auto-alignés sur les performances du transistor et du circuit. Ce manuscrit est divisé en quatre chapitres. Dans le premier chapitre, la technologie CMOS et son contexte sont exposés. Une étude bibliographique est ensuite réalisée afin de souligner le rôle des contacts métalliques du transistor sur les performances { l’échelle du dispositif et du circuit. Cet état de l’art se concentre particulièrement autour de trois axes : la résistance, les capacités parasites, et les contraintes mécaniques du transistor et de son environnement. Dans le deuxième chapitre, l’impact de l’intégration de contacts auto-alignés sur les performances d’un transistor est évalué. Dans un premier temps, l’intérêt d’intégrer des métaux intrinsèquement contraints dans les contacts afin d’améliorer les performances du transistor est étudié. Dans un second temps, des solutions technologiques sont proposées afin de minimiser les capacités de couplage parasites au sein du transistor et leur impact sur les performances du circuit. Dans le troisième chapitre sont exposés les résultats du développement morphologique, étape par étape, de transistors intégrant des contacts auto-alignés aux dimensions des technologies FDSOI 14nm et 10nm. Enfin dans le quatrième chapitre, plusieurs procédés technologiques induisant davantage de contraintes mécaniques dans le canal de transistors PMOS sont simulés. Ce dernier chapitre permet d’évaluer des techniques d’ingénierie des contraintes mécaniques répondant aux spécifications des transistors PMOS en anticipation du nœud 10nm.. 14 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(15) Thèse de Heimanu Niebojewski, Lille 1, 2014. CHAPITRE 1 : CONTEXTE ET ETUDE BIBLIOGRAPHIQUE. 15 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(16) Thèse de Heimanu Niebojewski, Lille 1, 2014. INTRODUCTION DU CHAPITRE 1. Dans ce chapitre, le contexte de miniaturisation des transistors MOSFET est présenté. Après un bref rappel du principe de fonctionnement du transistor MOSFET, les enjeux de la fabrication des premiers niveaux d’interconnexions métalliques sont exposés. En particulier, le concept de contact auto-aligné pour les générations de transistors sub-14nm est introduit. Les paramètres « résistance » et « capacité », cruciaux pour la performance du circuit tel que l’inverseur, sont ensuite détaillés. Une attention particulière est donnée { l’implication des contacts métalliques du transistor sur ces deux paramètres. Différentes méthodes de diminution des résistances et capacités parasites, issues de la littérature, sont également citées. Dans une dernière partie de ce chapitre, un état de l’art des techniques de génération de contraintes mécaniques dans le canal du transistor, incluant les contacts métalliques, est établi. Une mise en perspective de ces différentes méthodes permet finalement de statuer sur leur pertinence pour les prochaines générations de transistors.. 16 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(17) Thèse de Heimanu Niebojewski, Lille 1, 2014. 1.1. Définitions et principe de fonctionnement du transistor MOSFET Dans cette sous-partie du chapitre 1 sont rappelées de manière succincte quelques notions essentielles de fonctionnement du transistor MOSFET. Pour davantage de détails concernant la modélisation du comportement électrique du transistor, le lecteur pourra se référer à [SKOTNICKI 00], [ROMANJEK 04] ou [BAUDOT 10]. Comme le suggère son acronyme, la technologie MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) est fondée sur l’empilement successif de trois couches. La première consiste en un matériau semiconducteur (typiquement silicium) en surface duquel circule un courant de porteurs de charges entre deux réservoirs, appelés source et drain. La circulation de ces porteurs de charge est rendue possible par effet de champ via la polarisation d’une couche constituée d’un matériau { caractère métallique appelé grille { travers une fine couche diélectrique, généralement nommée oxyde de grille. En fonction des impuretés (dopants) introduites dans la matrice semi-conductrice des régions source et drain, le canal de conduction situé sous la grille sera formé d’électrons (transistor de type N ou NMOS) ou de trous (transistor de type P ou PMOS). Le schéma de la Fig. 1.1 illustre les principaux éléments d’un transistor NMOS où une couche formée d’électrons crée un canal de conduction entre la source et le drain, chacun de type N, dans un substrat Si de type P.. Vg >0 grille source (N). oxyde ---------canal. Vd >0 drain (N). substrat (P). Fig. 1.1 : Schéma de principe d’un transistor NMOS avec grille en polysilicium et oxyde de grille SiO2, sous polarisation Vg (grille) et Vd (drain).. Dans ce régime qualifié d’inversion (Fig. 1.1), la polarisation Vg>0 de la grille entraine la formation d’une couche de porteurs minoritaires (électrons) à la surface du semiconducteur. Il s’agit du régime de fonctionnement principal du transistor utilisé pour l’extraction de paramètres électriques, parmi les différents autres régimes possibles (accumulation, déplétion). Le transistor devient passant dès lors que Vg est supérieur à une valeur Vt appelée tension de seuil (cf. Fig. 1.2). Ce paramètre correspond à la tension à appliquer à la grille pour que la concentration en porteurs minoritaires en surface du semiconducteur soit supérieure à la concentration en porteurs majoritaires dans le volume.. 17 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(18) Id. Thèse de Heimanu Niebojewski, Lille 1, 2014. 0. Faible inversion. Forte inversion. Vg. Vt. Fig. 1.2 : Variation du courant de drain Id en fonction de la polarisation de grille Vg en régime de saturation (caractéristique Id(Vg) NMOS).. Selon l’amplitude de la polarisation Vds appliquée { l’électrode de drain, on peut distinguer deux principaux régimes de fonctionnement du transistor en forte inversion. Dans le régime ohmique, le courant de drain Id,lin s’exprime linéairement en fonction de la tension Vds selon l’équation (1.1), où µeff est la mobilité effective des porteurs de charge dans le canal, Cox la capacité de couplage par unité de surface à travers l’oxyde de grille, W et Lg la largeur et la longueur du transistor, respectivement. θ1 représente un facteur intrinsèque de réduction de la mobilité des porteurs dans le canal suite à leur interaction avec les phonons du réseau cristallin du semiconducteur. (1.1). En pratique, la tension de seuil Vt est extraite lorsque le courant de drain en régime linéaire vérifie la condition de l’équation 1.2. (1.2) Lorsque Vd ≥ Vd,sat = Vg-Vt, le transistor entre en régime de saturation. Dans ce régime, le courant de drain Id,sat est constant et s’exprime selon l’équation (1.3). (1.3) Les équations (1.1) et (1.3) sont valables pour des transistors dits à canal long. Pour des valeurs de longueur de grille inférieures, l’interaction des porteurs avec les phonons du réseau cristallin domine l’accroissement du champ électrique longitudinal E// dans le canal. Cela se traduit par une saturation de la vitesse de déplacement des porteurs dans le canal, dont la proportionnalité avec le champ E// (c’est-à-dire la mobilité) n’est plus constante. En régime linéaire, la réduction de la mobilité dans les transistors { canaux courts est modélisée au second ordre au travers d’un deuxième facteur d’atténuation noté θ2 :. (. ). (. ). (1.4). L’ensemble des phénomènes entrainant une perte du contrôle électrostatique de la grille sur le canal suite { la réduction de la dimension du transistor constitue ce qu’on appelle les « effets canaux courts ». Parmi ces effets, le DIBL (Drain Induced Barrier Lowering) est un effet apparaissant pour de fortes valeurs de Vd en régime de saturation. Il consiste en l’influence de la polarisation de l’électrode de drain sur la hauteur de la barrière de potentiel { la jonction entre la source et le canal. La conséquence directe est une diminution de la tension de seuil du transistor. Cette variation de tension de seuil est l’une des raisons pour laquelle la valeur du courant de drain en régime de saturation est modifiée par rapport au cas canal long. Dans l’équation (1.5), εs et εox sont respectivement la permittivité du matériau semiconducteur et de l’oxyde de grille ; xj et tox sont l’épaisseur du canal en inversion et de l’oxyde de grille. 18 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(19) Thèse de Heimanu Niebojewski, Lille 1, 2014. (. ), avec. √(. ). (1.5). Afin de limiter la perte de contrôle électrostatique dans les dispositifs à canal court, une solution possible consiste à intégrer un substrat semiconducteur sur isolant (ou SOI). Dans ce type de substrat, une couche d’oxyde enterré permet de concentrer le contrôle électrostatique sur une fine couche semi-conductrice en surface totalement déplétée (FDSOI) en porteurs de charges selon la polarisation de la grille. Parmi les nombreux avantages des substrats SOI figurent également une diminution du courant de fuite du transistor lorsqu’aucune polarisation de grille n’est appliquée, ainsi que la possibilité de moduler les caractéristiques électriques du transistor –dont la tension de seuil, en appliquant une polarisation sous l’oxyde enterré (polarisation dite « face arrière »). Pour obtenir une étude complète des caractéristiques électriques de transistors MOSFET en technologie FDSOI, le lecteur pourra se référer à [FENOUILLET 13].. 1.2. Les interconnexions du transistor L’un des paramètres essentiels d’une interconnexion métallique (ou également contact métallique) est sa résistance volumique, associée au matériau considéré. Cette résistance est définie par la relation générale (1.6), qui montre que la résistance R d’un barreau métallique de longueur L et de section S dépend de sa géométrie ainsi que de la résistivité ρ du matériau, dans des conditions expérimentales données. (1.6) 1.2.1. Les contacts du Back-End Dans les niveaux d’interconnexions du Back-End-Of-Line (BEOL) s’enchaine une succession de vias et de lignes de métal (Fig. 1.3) permettant de réaliser les différentes fonctions logiques du circuit. Plus le nombre de dispositifs est grand et la complexité des fonctions logiques est importante, plus ces niveaux deviennent nombreux.. Fig. 1.3 : Différents niveaux d’interconnexions d’un microprocesseur Intel en technologie 32nm [NATARAJAN 08].. 19 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(20) Thèse de Heimanu Niebojewski, Lille 1, 2014. Afin de minimiser la chute de potentiel dans les interconnexions, des métaux possédant une faible résistivité y sont utilisés, tels que l’aluminium puis le cuivre (respectivement 2.65 µΩ.cm et 1.67 µΩ.cm à 300K) dans les lignes de métal et le tungstène (5.4 µΩ.cm à 300K) et le cuivre dans les vias. Par ailleurs, en raison de l’augmentation de la densité de courant au sein des interconnexions avec la miniaturisation (Fig.1.4), des couches métalliques supplémentaires sont intégrées dans les vias de manière { éviter le phénomène d’électro-migration, altérant la fiabilité du circuit (Fig. 1.5). Ti/TiN, WN sont des exemples de tels matériaux, qualifiés de « barrières ». (1.7). L’équation (1.7) donne le temps moyen avant apparition d’un défaut (Mean Time To Failure) par électro-migration. Dans cette équation, Ea est l’énergie d’activation de l’électro-migration, N est un paramètre d’ajustement généralement égal { 2, k est la constante de Boltzmann et T la température. Il est ainsi possible de limiter l’électro-migration dans le Cu lors de la conception de l’architecture des lignes en maximisant le coefficient où A dépend de la section des lignes de métal et J est la densité de courant.. Fig. 1.4 : Effet de la miniaturisation sur la densité de courant [GEDEN 11].. Fig. 1.5 : Circuit ouvert dû à un phénomène d’électromigration { la jonction entre une ligne de Cu et un via de W [LI 04].. 1.2.2. Les interconnexions du Middle-End 1.2.2.1. Etat de l’art des contacts des précédentes générations de transistor Les contacts du Middle-End-Of-Line (MEOL) représentent le premier niveau d’interconnexion. Traditionnellement constitué d’un empilement TiN/W, ils relient la ligne de métal n°1 ou M1 aux dispositifs. Dans le cas général où le contact atterrit sur une couche semi-conductrice (grille polysilicium, source et drain Si ou SiGe dopés, etc.), un alliage semi-conducteur/métal est formé entre le matériau semi-conducteur et le contact. Cette couche, appelée siliciure dans le cas où le semi-conducteur est du Si, permet de diminuer { l’interface métal/semi-conducteur la résistance spécifique de contact, et d’assurer une résistance série du transistor aussi faible que possible (cf. §1.4.1). A chaque génération de transistor, la plus petite distance périodique observée entre deux grilles successives est la même que celle entre deux contacts successifs pour une direction donnée. Ce 20 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(21) Thèse de Heimanu Niebojewski, Lille 1, 2014. paramètre possède plusieurs appellations, telles que « Contacted Poly-Pitch » (CPP), « Contacted Gate Pitch », et sera plus simplement désigné « pitch » dans ce document. La Fig. 1.6 montre l’évolution du pitch en fonction des différentes technologies de transistor de l’industriel Intel. D’une technologie { l’autre, un facteur de miniaturisation égal à environ 0.7 est visé [SKOTNICKI 08].. Fig. 1.6 : Evolution du pitch en fonction de la technologie Intel [PACKAN 09].. Fig. 1.7 : Représentation schématique d’une configuration dense de grilles de transistors FDSOI et de contacts sur source-drain.. Dans une configuration dense (cf. Fig. 1.7), cela est rendu possible en redimensionnant à chaque nouvelle génération trois paramètres : la dimension physique de la grille Lg, la dimension critique (LCON) du contact évalué à mi-hauteur de grille, et la distance entre le contact et la grille (LPC). Ces paramètres vérifient ainsi l’égalité suivante : (1.8) En utilisant [GHANI 03], [JAN 05], [AUTH 08], [PACKAN 09] et [AUTH 12], on peut tracer l’évolution de ces paramètres en fonction du nœud technologique, toujours dans le cas d’Intel, représentée sur la Fig. 1.8. On note que d’une génération { l’autre, la longueur de grille diminue nettement moins vite que le pitch tel que défini en équation (1.8). S’il semble qu’un palier est atteint tous les deux nœuds technologiques pour Lg, on note également une mise { l’échelle plus faible des grilles pour les générations les plus avancées (0.86 au lieu de 0.78). Parallèlement, la miniaturisation des contacts est plus importante que celle du pitch d’un nœud { l’autre (de 0.6 à 0.65), mais connait aussi un ralentissement pour les nœuds les plus récents. Dans le cas particulier du nœud 22nm, le facteur de miniaturisation du pitch respecte théoriquement la relation suivante :. 70. Dimension (nm). 60 50. (1.9). 40 30 20 10. Lg LCON LPC 90nm 65nm 45nm 32nm 22nm Technologie Intel. Fig. 1.8 : Evolution des paramètres Lg, LCON et LPC en fonction de la technologie.. Or, nous pouvons remarquer qu’entre les générations 32nm et 22nm les dimensions du contact LCON et de la grille Lg n’évoluent pratiquement pas. Nous pouvons supposer que cet arrêt de la miniaturisation de Lg est en partie motivé par la minimisation des effets canaux courts (cf. §1.1). Concernant l’arrêt observé de la miniaturisation des contacts, il peut être associé aux difficultés des étapes lithographiques de fabrication des contacts. La 21. © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(22) Thèse de Heimanu Niebojewski, Lille 1, 2014. conséquence pour le nœud 22nm est un rapprochement du contact des SD avec la grille de l’ordre de 0.6, soit plus important que le facteur de miniaturisation du pitch. Les tendances de la Fig. 1.8 montrent ainsi que dans un tel contexte de réduction du pitch des transistors, et compte tenu des limites de la lithographie sur les paramètres LCON et LPC lors de la fabrication des contacts, la rencontre physique des contacts SD avec les flancs de la grille, déjà en marche sur les générations récentes, est un risque réel pour celles { venir. A l’image des solutions matériau mises en place pour garantir la fiabilité du diélectrique présent entre la grille et le contact dans [CHEN 12], des solutions sur le plan de l’architecture doivent être trouvées pour garantir l’intégrité des transistors. 1.2.2.2.. Les contacts auto-alignés. Dans le cas des interconnexions métalliques arrivant sur les source-drain, l’auto-alignement des contacts permet d’apporter une solution aux difficultés évoquées précédemment (cf. §1.2.2.1). La fabrication de contacts auto-alignés, ou « Self-Aligned Contacts » (SAC) en anglais, a été démontrée depuis plusieurs décennies. La Fig. 1.9 est un premier exemple de réalisation de contacts auto-alignés dans une technologie DRAM. L’architecture est fonctionnelle même lorsque que les contacts des SD sont { l’aplomb des grilles du fait de l’utilisation d’un empilement de couches d’arrêt présentant une grande sélectivité { la gravure, ainsi que d’un oxyde protégeant les grilles. Plus récemment, [KIM 00] a montré l’intérêt d’améliorer la sélectivité { la gravure oxyde des contacts, en ayant recours { une seule couche d’arrêt de type SiOxNy. Dans ce cas-ci, l’oxyde du contact se grave 25 fois plus rapidement que la couche d’arrêt : on parle de sélectivité de 25:1 (« 25 pour 1 »). Cette sélectivité permet d’éviter un perçage de la couche d’arrêt, puis de l’oxyde protégeant les grilles, et donc un potentiel court-circuit (Fig. 1.10). Enfin, toujours dans le cadre des technologies DRAM, on peut citer l’utilisation par [GRAF 07] de polysilicium sacrificiel pour définir les contacts.. Fig. 1.9 : Technologie DRAM avec contacts auto-alignés [KUSTERS 88].. Fig. 1.10 : Perçage du nitrure dû à une faible sélectivité à la gravure de contact [KIM 00].. Aujourd’hui, le risque de court-circuit entre la grille et les SD ne cesse d’augmenter. Du fait de la réduction du pitch, les dimensions grille-contact (LPC) et inter-grilles deviennent de plus en plus faibles. Il n’est donc plus aussi simple de déposer un empilement complexe de couches d’arrêt comme cela était effectué auparavant. La stratégie adoptée par Intel pour son nœud 22nm consiste néanmoins à utiliser des contacts auto-alignés. Le profil auto-aligné des contacts par rapport à la grille, illustré en Fig. 1.11, est rendu possible grâce à deux caractéristiques majeures, évoquées dans [AUTH 12]. D’une part, l’architecture proposée possède une grille qui, après formation est partiellement gravée par le dessus, puis recouverte d’un diélectrique. De cette manière, le sommet de l’empilement de grille n’est plus conducteur. D’autre part, les matériaux 22 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(23) Thèse de Heimanu Niebojewski, Lille 1, 2014. en présence et le procédé de gravure développé sont choisis de manière à ce que cette dernière soit très sélective au nitrure présent au sommet de la grille et dans les espaceurs.. Fig. 1.11 : Architecture de contacts auto-alignés FinFET 22nm d’Intel [AUTH 12].. Ces deux particularités permettent en premier lieu d’éviter tout court-circuit involontaire entre la grille et les contacts, pouvant notamment survenir en cas de désalignement lithographique, même lorsque le pitch n’est pas agressif. Le procédé de gravure étant sélectif, le diélectrique en sommet de grille n’est pas retiré : la grille reste donc isolée électriquement. Par ailleurs, il n’est plus nécessaire de diminuer davantage les dimensions des contacts, comme le suggère la Fig. 1.11. L’ouverture du contact en sa partie supérieure est en effet environ quatre fois plus large que celle de la partie effectivement contactée. Il devient ainsi possible d’assouplir certaines règles lithographiques en évitant d’avoir recours { des procédés coûteux de type EUV (Extreme Ultra-Violet) ou hybride optique/électronique tel qu’utilisé dans [GUILLORN 11], peu adapté au contexte industriel.. 1.3. Performances des dispositifs micro-électroniques { l’échelle du circuit : cas de l’inverseur Dans cette sous-partie du chapitre 1 sont exposées les notions essentielles permettant d’évaluer la performance des dispositifs micro-électroniques { l’échelle du circuit. En particulier, le délai de propagation (≈vitesse) ainsi que la puissance dissipée (≈consommation) sont définis. A partir de ces définitions, l’implication des interconnexions sur les performances du circuit sera mise en évidence. 1.3.1. Délai de propagation Malgré la complexité architecturale des circuits d’aujourd’hui, chacun d’eux peut être ramené { une combinaison plus ou moins sophistiquée de circuits élémentaires tels que l’inverseur, dont le schéma électrique est donné en Fig. 1.12.. Fig. 1.12. Schéma électrique d’un inverseur CMOS. 23 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(24) Thèse de Heimanu Niebojewski, Lille 1, 2014. Le temps de propagation ou délai d’un inverseur est un paramètre clef dans la caractérisation des performances dynamiques d’un circuit. Il est défini par le temps nécessaire pour changer l’état logique { la sortie du circuit suite { un changement d’état de l’entrée du circuit. Pour un inverseur, cela s’accompagne d’une charge/décharge d’une capacité de charge CL. Les phases de charge et de décharge de CL via le transistor PMOS et NMOS d’un inverseur sont illustrées en Fig. 1.13 et Fig. 1.14 respectivement, où les transistors sont considérés comme un interrupteur ouvert { l’état OFF et une résistance { l’état ON.. Fig. 1.13 : Opération de charge de CL, équivalent { l’état passant (ON) du PMOS d’un inverseur [RABAEY 04].. Fig. 1.14 : Opération de décharge de CL, équivalent { l’état passant (ON) du NMOS d’un inverseur [RABAEY 04].. La capacité de charge CL modélise l’ensemble des capacités internes et externes aux transistors de l’inverseur, y compris la charge capacitive que représente l’étage suivant de l’inverseur. De manière simplifiée, elle s’exprime selon l’équation (1.10), où CGD est la capacité grille/drain des transistors de l’inverseur, CDiff la capacité de diffusion ou capacité des jonctions source et drain avec le substrat, CWire la capacité des interconnexions et CFO la capacité totale de grille des dispositifs adressés en sortie de l’inverseur. (1.10) Au premier ordre, le calcul du délai d’un inverseur consiste { évaluer l’expression (1.11), où v est la tension aux bornes de CL, i(v) le courant de charge/décharge du condensateur de valeur CL. ∫. (1.11). i(v) et CL(v) étant des fonctions non-linéaires de v (régime transitoire), une simplification consiste à considérer ces deux fonctions constantes, et dont la valeur est moyennée sur l’intervalle [VDD ; VDD/2]. CL est naturellement modélisé par la somme de ses composantes après linéarisation des termes de l’équation (1.10). i(v) est obtenu via la résistance équivalente R eq du transistor (équation 1.12), défini par [RABAEY 04] comme la valeur moyenne au cours du temps de la résistance du transistor { l’état ON :. 24 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(25) Thèse de Heimanu Niebojewski, Lille 1, 2014. ∫. (. ). (1.12). Dans cette dernière expression, VDSAT et IDSAT sont respectivement la tension et le courant de drain en régime de saturation, et λ est un paramètre empirique modulant la longueur du canal du transistor. La résolution de l’équation (1.11) devient alors possible et permet d’établir l’expression du temps de propagation τPLH entre l’état OFF et l’état ON et du temps de propagation τPHL entre l’état ON et l’état OFF (équations 1.13 et 1.14) du circuit, qui sont équivalents au calcul du délai d’un circuit RC du premier ordre. (1.13) (1.14) La Fig. 1.15, issue de [CALHOUN 12], permet de visualiser ces deux valeurs sur les caractéristiques d’entrée et de sortie en tension d’un inverseur. Elles correspondent ainsi au temps de propagation entre le signal d’entrée et de sortie pris { 50% de leur valeur maximale.. Fig. 1.15 : Caractéristiques entrée et sortie d’un inverseur CMOS [CALHOUN 12]. Finalement l’expression du délai grandeurs :. est définie par la moyenne de ces deux précédentes. (1.15). Généralement, le fan-out (FO) de l’inverseur, dont est calculé le délai, est précisé. Il s’agit du nombre d’entrées (d’inverseurs par exemple) qu’adresse l’inverseur considéré. Plus le fan-out est élevé, et plus la charge de l’inverseur augmente (CL). En conséquence, son délai de propagation est plus important. 25 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(26) Thèse de Heimanu Niebojewski, Lille 1, 2014. En pratique, le délai τP d’un inverseur est calculé/mesuré sur une structure appelée oscillateur en anneau (RO). Il s’agit typiquement de la mise en série d’un nombre impair d’inverseurs, où le signal en sortie de chaine est rebouclé avec l’entrée (cf. Fig. 1.16). Comme son nom l’indique, le signal de sortie oscille donc entre la valeur logique 0 et 1. L’intérêt premier d’un RO est de mesurer le délai cumulé d’un grand nombre d’inverseurs, afin d’en déduire celui d’un inverseur unitaire, de l’ordre d’une dizaine de ps pour les dernières générations de transistors (Fig. 1.17).. Fig. 1.16 : Schéma de principe d’un oscillateur en anneau (FO1).. Fig. 1.17 : Evolution du délai d’un RO FO1 et FO3 au cours du temps selon l’ITRS [SKOTNICKI 08].. Par ailleurs, il est possible de définir le délai intrinsèque τint d’un transistor, défini en équation (1.16). Ce délai représente le délai d’un inverseur sans aucune charge extrinsèque. Contrairement à τP, ce délai n’est pas représentatif de la vitesse de l’inverseur dans son environnement. Les capacités CWire et CFO ne sont en effet plus considérées, seule la capacité intrinsèque aux transistors Cg,tot est prise en compte. Comme illustrées sur la Fig. 1.17, les valeurs de τint sont donc nécessairement inférieures à celles de τP. (1.16). 1.3.2. Puissance dissipée Il est communément admis que la majorité de la puissance dissipée dans un circuit est d’ordre dynamique. Dans le cas de l’inverseur, cette puissance correspond { l’énergie consommée par unité de temps lors d’un changement d’état logique. Il s’agit précisément de l’énergie dissipée lors de la charge/décharge de la capacité de charge CL. La puissance dynamique PDYN est obtenue en intégrant sur une période de basculement T le produit du courant dans l’inverseur iD(t) avec la tension d’alimentation, tel qu’indiqué dans l’expression (1.17). (1.17). ∫. En posant. , on obtient la relation équivalente (1.18), où. : (1.18). 26 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(27) Thèse de Heimanu Niebojewski, Lille 1, 2014. Il est aussi possible de définir la puissance consommée lorsqu’aucun changement d’état logique n’est effectué. Cette puissance statique PSTAT est donnée en équation (1.19). Dans cette équation, Ileak, ou courant de fuite, est la somme des fuites de courant de grille, de canal et des jonctions, d’après [SKOTNICKI 08]. (1.19) En théorie, la puissance dynamique et la puissance statique par unité de surface restent constantes d’une génération de transistor { une autre. Pour maintenir cela, la puissance par inverseur est divisée par deux tous les deux ans, en considérant que sur un même lapse de temps le nombre de dispositifs par unité de surface est doublé [SKOTNICKI 08]. Cependant, en pratique, on observe une augmentation de la puissance par unité de surface d’une génération { l’autre, comme le montre la Fig. 1.18. Cette augmentation est corrélée au fait que la densité d’intégration (nombre de dispositifs par unité de surface) augmente plus vite que V DD ne diminue (cf. Fig. 1.19). On remarque par ailleurs que pour les technologies les plus récentes, l’augmentation des courants de fuite Ileak { l’échelle du transistor tend à augmenter la part de puissance dissipée de manière statique.. Vdd (V). 6 5. Valeurs effectives. 4. Prévisions ITRS. 3 2. 1. 0.8 0.6 0.35 0.25 0.18 0.13 0.09 0.065 0.045 0.032 0.028 0.014 0.01. 0. Technologie CMOS (µm). Fig. 1.18 : Augmentation de la puissance dissipée en fonction de la longueur de grille [Meyerson04].. Fig. 1.19 : Valeur de VDD pour chaque génération CMOS [ITRS 12][PACKAN 07].. 1.3.3. Amélioration des performances dynamiques D’après les équations (1.12) { (1.16), il existe plusieurs leviers permettant de diminuer le délai de propagation τP d’un inverseur :  . Diminuer la valeur de CL. Ceci peut être effectué { la fois { l’échelle des dispositifs et des interconnexions. Diminuer la résistance équivalente Req : o en maximisant le ratio W/L des dispositifs, afin d’augmenter la valeur IDSAT. Il faut néanmoins prendre en compte le fait qu’augmenter W augmente aussi la valeur des capacités { l’échelle du transistor (cf. chap. 2), et donc la valeur de CL. o en opérant à une tension d’alimentation VDD plus élevée.. Cependant, les équations (1.18) et (1.19) montrent que certains de ces leviers d’amélioration sont contradictoires avec une diminution parallèle de la puissance dissipée par le circuit. En particulier, la puissance dynamique augmente de manière quadratique avec la tension d’alimentation VDD. Ainsi, il est plus avantageux de procéder à une réduction de VDD, comme nous. 27 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(28) Thèse de Heimanu Niebojewski, Lille 1, 2014. l’avons vu en Fig. 1.19 au détriment du délai. Cependant, d’après [THOMPSON 10], cette réduction de VDD doit néanmoins satisfaire aux spécifications en courant de saturation Id,sat des transistors. Compte tenu de ce compromis vitesse/puissance (Fig. 1.20), on trouvera souvent dans la littérature le produit τP x PDYN comme figure de mérite pour caractériser les performances dynamiques d’un circuit. Ce produit représente ainsi l’énergie dissipée pour effectuer un changement d’état logique. Un exemple de ce type de tracé en fonction de VDD est donné en Fig. 1.21, où une allure constante est synonyme d’un circuit performant.. Fig. 1.20 : Compromis puissance/délai pour une technologie 0.15µm sur substrat massif et SOI [DAVARI 95].. Fig. 1.21 : Produit puissance x délai comme figure de mérite du circuit [TANAKA 13].. Contrairement à VDD, diminuer la valeur de CL contribue à réduire à la fois la puissance dynamique, la puissance statique, et le délai de propagation de l’inverseur. Cette solution semble donc intéressante pour améliorer les performances dynamiques en évitant certains compromis. Différentes manières de diminuer CL seront particulièrement détaillées dans le paragraphe 1.5.4.. 1.4. Performances { l’échelle du dispositif : résistances du transistor Comme l’indiquent les équations du sous-chapitre 1.3, l’amélioration des performances d’un circuit tel que l’inverseur consiste notamment { réduire la résistance équivalente des dispositifs ainsi que les capacités qui le composent. Dans les sous-chapitres 1.4 et 1.5, les différents paramètres et moyens { mettre en œuvre pour minimiser ces résistances et capacités sont respectivement discutés. 1.4.1. Définitions et contexte La résistance totale RTOTAL d’un transistor { l’état passant est définie par le rapport de la tension drain-source et du courant de ce transistor dans ce même état logique. Elle est également notée RON. (1.20). La résistance totale RTOTAL peut être subdivisée en deux principales composantes : la résistance du canal { l’état ON RCANAL, et un ensemble de résistances parasites appelé résistance série RSERIES. 28 © 2014 Tous droits réservés.. doc.univ-lille1.fr.

(29) Thèse de Heimanu Niebojewski, Lille 1, 2014. (1.21) L’expression de RCANAL issue de [THOMPSON 05] est donnée en équation (1.22), où Leff est la longueur effective du canal, Weff la largeur effective de la zone active, µ la mobilité des porteurs dans le canal, Cox la capacité de l’oxyde de grille, VGS la tension grille-source et VT la tension de seuil du transistor. (1.22) Les recommandations de l’ITRS en termes de résistance du transistor sont données en Fig. 1.22. Elles montrent que le rapport , initialement de l’ordre de 0.2 pour le nœud 90nm devient supérieur ou égal à 0.3 pour les générations suivantes de transistor. L’augmentation de ce ratio s’explique davantage par une diminution de la résistance du canal (par augmentation de la mobilité dans le canal et réduction de la longueur de grille) que par une amélioration des résistances d’accès. En reprenant divers travaux de la littérature, [THOMPSON 05] montre cependant qu’en pratique le rapport résistance série/résistance canal est bien plus élevé. La Fig. 1.23 illustre en particulier une tendance alarmante, où ce rapport tend à devenir proche de 1 pour les technologies de transistors les plus récentes.. Fig. 1.22 : Recommandations de l’ITRS en termes de résistances série et totale du transistor [OZTURK 05].. Fig. 1.23 : Rapport résistance série/résistance canal par nœud technologique [THOMPSON 05].. La résistance série occupe ainsi une part de plus en plus importante dans la résistance totale du transistor. Le terme « série » quant à lui est utilisé pour qualifier cette grandeur car elle peut être décomposée en plusieurs composantes connectées en série. La Fig. 1.24 illustre schématiquement une décomposition possible de RSERIES dans le cas d’un transistor sur substrat massif avec des source-drain réalisés par implantation puis siliciurés.. 29 © 2014 Tous droits réservés.. doc.univ-lille1.fr.