Effet de la teneur en Germanium sur la cinétique d’amorphisation et d’évolution des défauts de fin de parcours (EOR) dans les alliages SiGe : Application aux nanojonctions

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Texte intégral

(1)

THESE DE DOCTORAT

Présentée par

Amine BELAFHAILI

Titre

EFFET DE LA TENEUR EN GERMANIUM SUR LA CINETIQUE

D'AMORPHISATION ET D'EVOLUTION DES DEFAUTS DE FIN DE PARCOURS DANS LES ALLIAGES SiGe : APPLICATION AUX NANOJONCTIONS

Discipline : Physique

Spécialité : Microélectronique

Laboratoire: Laboratoire Conception et systèmes (Microélectronique et Informatique). Période d’accréditation : 2012/2016

Directeur du Laboratoire : Aziz ETTOUHAMI

Directeur de thèse : Prof Larbi LAANAB/ Dr. Alain CLAVERIE Soutenance :

Date : 15 Septembre 2014 Heure : 10h

Devant le jury :

Président :

Aziz ETTOUHAMI : Professeur à la faculté des sciences Rabat. Examinateurs :

Larbi LAÂNAB : Professeur à la faculté des sciences Rabat.

Alain CLAVERIE : Directeur de recherche, Directeur du CEMES/CNRS Toulouse. Ahmed MZERD : Professeur à la faculté des sciences Rabat.

Hamid EZ-ZAHRAOUY : Professeur à la faculté des sciences Rabat. Mounir FAHOUME : Professeur à la faculté des sciences Kenitra. Boujemâa JABER : Professeur, Directeur d'UATRS/CNRST Rabat. Ahmed IHLAL : Professeur à la faculté des sciences Agadir.

(2)

Remerciements

Ce travail de thèse a été réalisé au sein du Laboratoire Conception et Système LCS à la faculté des sciences Rabat sous la direction de Mr. Larbi LAANAB en collaboration avec le Centre d’Elaboration des Matériaux et d’Etude Structurale CEMES/CNRS-Toulouse sous la direction de Mr. Alain Claverie et le Laboratoire d’Analyse et d’Architecture des Systèmes LAAS/CNRS-Toulouse.

Je tiens tout d'abords à adresser mes remerciements sincères à Mr. Larbi LAÂNAB, mon directeur de thèse, pour avoir dirigé mon travail. Je le remercie pour sa disponibilité et sa confiance; ses qualités de directeur de thèse m’ont permis de beaucoup apprendre pendant cette thèse ainsi que de prendre confiance en moi.

Ma profonde reconnaissance et mon sincère remerciement Mr. Alain CLAVERIE directeur de CEMES/CNRS et co-directeur de cette thèse, pour m’avoir accueilli dans son laboratoire. Merci pour sa gentillesse et sa bonne humeur. Merci aussi pour ses conseils et son soutien pendant la période de doute que j’ai traversée.

Je tiens à remercier également:

Mr. Aziz ETTOUHAMI, Professeur, directeur du Laboratoire Conception et Système à la faculté des sciences Rabat, pour avoir accepté de présider le jury de cette thèse.

Mr. Hamid EZ-ZAHRAOUI professeur à la faculté des sciences Rabat, d’avoir accepté d’être le rapporteur de ce travail.

Mr. Mounir FAHOUME professeur à la faculté des sciences Kenitra, qui a consacré de son temps pour juger ce travail et d’en être le rapporteur

Mr. Ahmed MZRED professeur et chef du département de Physique à la faculté des sciences Rabat, qui m'a fait le grand honneur d'accepté de faire partie de ce Jury.

Mr. Boujemâa JABER, Directeur de recherche UATRS/CNRST Rabat, qui a bien accepté de faire partie de ce Jury. Qu’il trouve ici le témoignage de mon estime et ma profonde reconnaissance.

Mr Ahmed IHLAL, Professeur à la faculté des sciences Agadir, pour avoir bien voulu faire partie du jury de ma thèse et accepter d'examiner mon travail.

Mes profonds remerciements à Mr. Fuccio Cristiano, Mr. Nikolay CHERKESHEN, Mr. Pier Francesco FAZZINI, Mr. Hicham Labrim et Mr. Esidor Ntsoenzok pour leur grande participation à ce travail.

Enfin, merci à ma famille qui m’a toujours soutenu et m’a permis de faire aboutir ce travail avec sérénité.

(3)

Résumé

L'objectif de ce travail est d'étudier expérimentalement et par simulation l'effet de la teneur en Germanium sur la cinétique d’amorphisation des alliages SiGe, par implantation des ions Ge+, ainsi que sur le comportement thermique des défauts de fin de parcours (EOR) formées après la recristallisation des couches amorphes. Dans un premier temps, Nous avons observé que l'épaisseur de la couche amorphe diminue en fonction de la teneur en Ge. Ces résultats expérimentaux sont interprétés à la lumière du modèle de la densité d’énergie critique du dommage CDED. Nous avons montré que ce dernier permet de prévoir avec une bonne précision, la formation et l'extension de la couche amorphe de SiGe quel que soit la teneur en Ge. Dans un second temps, nous avons procédé à un budget thermique relativement faible pour former que les défauts {113}. Nous avons montré que l'augmentation de la teneur en Ge conduit à une réduction significative de la densité et de la taille des défauts {113}. La confrontation des résultats expérimentaux avec le modèle des 'excès d'interstitiels' nous a permis d'expliquer quantitativement l'effet de la teneur en Ge sur le comportement des défauts {113}. Enfin, nous nous somme intéressé à l'étude de la transformation des défauts {113} en boucles de dislocation qui se produit à un fort budget thermique. Nous avons montré que lorsque la teneur en Ge augmente, les défauts {113} se transforment plus rapidement en boucles de dislocation. Nous avons aussi observé une dissolution complète des défauts EOR dans les cas d'une forte teneur en Ge (50%). Le calcul des énergies de formation associées à chaque type de défauts EOR dans les alliages SiGe, et ceci pour différentes concentrations de Ge (0, 20, 35 et 50%), nous a permis de déterminer les différents domaines de stabilité de chaque type de défaut.

Abstract

The aim of this work is to study experimentally and by simulation the effect of the Ge content in the amorphization kinetics of SiGe alloys implanted by Ge+, well as the thermal behavior of End Of Range Defects found after recrystallization of the amorphous layers. We show that when implanted with the same amorphization dose, the resulting amorphous layers get narrower when the Ge content increases. The experimental results can be simulated using the critical damage energy density model; we have shown that this model is able to predict the widths of the amorphous layers created by Ge+ implantation in SiGe alloys whatever their compositions. In a second step, annealing was intentionally performed at a relatively low temperature for which only {113} defects are formed. Increasing the Ge content results in a net reduction of both the density and the size of the {113} defects. Through a confrontation between the experimental results and the predictions of the excess interstitials model allowed us to explain quantitatively the effect of Ge content on the behavior of {113} defects. In the last part of this memory, we show that at high thermal budget, increasing the Ge content leads to a rapid transformation of {113} defects into dislocation loops. A complete dissolution of the EOR defects is observed in the case of a high Ge content (50%). The calculation of the formation energy associated to each kind of EOR defects in SiGe alloys at different concentrations of Ge (0, 20, 35 and 50%) leads to define the stability area of each defect.

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Sommaire

Introduction générale

Introduction générale

Introduction générale

Introduction générale… … … .7

… … … .7

… … … .7

… … … .7

Chapitre I

Chapitre I

Chapitre I

Chapitre I : : : : Technologie CM O S

Technologie CM O S

Technologie CM O S

Technologie CM O S et les avantages des alliages SiG e

et les avantages des alliages SiG e

et les avantages des alliages SiG e

et les avantages des alliages SiG e

I.

Introduction………16

II.

Transistor MOS

1. Principe de fonctionnement………16

2. Limitation de la réduction d’échelle………..17

3. Les solutions technologiques a) Mise à l'échelle des transistors MOS……….18

b) La structure SOI……….20

III.

Les alliages SiGe

1. Structure cristallographique………...21

2. Techniques d'élaboration des couches de SiGe……….…23

a) SiGe contraint……….….23

b) SiGe relaxé………...24

c) Structure de bande du SiGe………26

d) Hétéro-structures et manipulation des bandes………..28

IV.

Conclusion………..32

CCCChapitre2

hapitre2

hapitre2 : Jonctions ultra m inces

hapitre2

: Jonctions ultra m inces

: Jonctions ultra m inces

: Jonctions ultra m inces : A m orphisation et D éfauts de F in

: A m orphisation et D éfauts de F in

: A m orphisation et D éfauts de F in

: A m orphisation et D éfauts de F in

de Parcours

de Parcours

de Parcours

de Parcours ((((E O R

E O R

E O R ))))

E O R

I.

Introduction………37

1.

Les jonctions ultra-minces………..37

2.

Impératif et Problématique………38

II.

Pré-amorphisation par implantation ionique……….39

1. Généralité sur les interactions ion/cible : Pouvoir d'arrêt………..…40

(5)

a) Cascade linéaire………43

b) Cascade non linéaire……….43

3. Approche phénoménologique de la transition cristal-amorphe………….43

III.

Les défauts de fin de parcours EOR……….45

1. Position des défauts EOR………...45

2. Origine des EOR : Modèle des ‘excès d’interstitiels’………...46

3. Propriétés structurales des défauts EOR……….47

a) Clusters………48

b) Défauts {113}………...48

c) Boucles de dislocations………...49

4. Conditions de visibilité des défauts EOR par le microscope électronique en transmission……….49

5. Evolution thermique des EOR dans le Silicium pré-amorphisé par implantation de Ge+………....53

a) Résultats et discussions………...53

b) Le mécanisme de maturation d’Ostwald………..56

c) Energie de formation des défauts EOR………59

d) Mode de croissance des défauts……….60

IV.

Conclusion……….61

CCCChapitre

hapitre

hapitre 3: Cinétique d'

hapitre

3: Cinétique d'

3: Cinétique d'

3: Cinétique d'am orphisation des alliages SiG e

am orphisation des alliages SiG e

am orphisation des alliages SiG e

am orphisation des alliages SiG e

I.

Introduction………66

II.

Mécanisme d'amorphisation: Transition cristal-amorphe

1. Modèle de la Densité d’Energie Critique du Dommage………..66

2. Outil de calcul : Code SRIM………..67

III.

Etat de l’art sur l’amorphisation des alliages SiGe………70

IV.

Cinétique d'amorphisation des alliages SiGe par implantation des

ions Ge

+

………...71

1. Conditions expérimentales………...72

(6)

a) Observations par le MET………..73

b) Application du modèle de la densité d'énergie critique de dommage……74

V.

Conclusion………78

CCCChapitre

hapitre

hapitre 4:

hapitre

4:

4:

4: D éfauts de F in de parcour

D éfauts de F in de parcour

D éfauts de F in de parcour

D éfauts de F in de parcours (E O R ) dans les alliages SiG e

s (E O R ) dans les alliages SiG e

s (E O R ) dans les alliages SiG e

s (E O R ) dans les alliages SiG e

I.

Introduction……….81

II.

Etat de l'art sur les défauts de fin de parcours EOR………...81

III.

Formation et évolution des défauts {113} dans SiGe………...83

1. Analyse quantitative par MET………83

2. Modèle d’excès d’interstitiels………...88

3. Discussion………..90

IV.

Transformation des défauts {113} en boucles de dislocation……..92

1. Analyse quantitative par le MET………92

2. Energie de formation des défauts EOR………..95

a) Energie de formation d’un défaut {113}………...96

b) Energie de formation d’une boucle de dislocation………...96

c) Calcule de l’énergie de formation des EOR dans SiGe………...97

3. Discussion………...98

V.

Conclusion………100

Conclusion générale

Conclusion générale

Conclusion générale

Conclusion générale … … … 106

… … … 106

… … … 106

… … … 106

A nnexe 1:

A nnexe 1:

A nnexe 1:

A nnexe 1: IIIIm planteur ionique

m planteur ionique

m planteur ionique

m planteur ionique… … … ..110

… … … ..110

… … … ..110

… … … ..110

A nnexe 2: F our de recuit therm ique rapide (R TA )

A nnexe 2: F our de recuit therm ique rapide (R TA )

A nnexe 2: F our de recuit therm ique rapide (R TA )

A nnexe 2: F our de recuit therm ique rapide (R TA )… … … … .113

… … … … .113

… … … … .113

… … … … .113

A nnexe 3: M icroscopie électronique en transm ission

A nnexe 3: M icroscopie électronique en transm ission

A nnexe 3: M icroscopie électronique en transm ission

A nnexe 3: M icroscopie électronique en transm ission… … … .114

… … … .114

… … … .114

… … … .114

A nnexe 4: Préparation des échantillons pour la

A nnexe 4: Préparation des échantillons pour la

A nnexe 4: Préparation des échantillons pour la

A nnexe 4: Préparation des échantillons pour la m icroscopie électronique

m icroscopie électronique

m icroscopie électronique

m icroscopie électronique

en transm ission

en transm ission

en transm ission

en transm ission… … … …

… … … …

… … … .116

… … … …

… … … .116

… … … .116

… … … .116

(7)

Introduction générale

Introduction générale

Introduction générale

Introduction générale

(8)

Avec un chiffre d’affaires mondial qui dépasse les 265 milliards de dollars [1], l’industrie électronique est un secteur clé de l’économie mondiale. Au cours des dernières décennies, ce secteur a connu un énorme progrès grâce à la technologie des circuits intégrés numériques CMOS (Complementary Metal Oxyde Semiconductor) à base de Silicium. Un enchaînement d’étapes de microlithographie a permis de fabriquer des transistors à effet de champ MOSFET (Metal Oxyde Semiconductor Field Effect Transistor), plus petits, plus rapides et surtout moins gourmands en courant. Ces ultrapetits composants constituent la brique élémentaire des circuits intégrés utiles pour une grande majorité d'applications que ça soit en électronique analogique ou numérique tels que la commande, l'amplification, le traitement (microprocesseurs), le stockage de l’information (mémoires)…

La microélectronique doit son succès, pour une bonne part, aux propriétés remarquables du silicium, qui reste jusqu’aujourd'hui le semiconducteur le plus utilisé (95%). Le silicium doit sa percé technologique à :

- la capacité technologique actuelle permettant d'obtenir du silicium pur, - la maitrise parfaite des procédés technologiques,

- la grande stabilité chimique de l'oxyde de silicium (SiO2), qui sert à protéger la surface

du silicium contre les impuretés extérieures et qui permet d’empêcher le contact électrique entre diverses zones ou connexions électriques (isolant), ce qui n'est pas le cas avec le germanium ou d'autres semiconducteurs.

Cet essor constaté de l’industrie électronique est étroitement lié à la miniaturisation des dispositifs électroniques qui se traduit par une amélioration à la fois de la densité d'intégration et la rapidité des circuits. En 1965 Gordon Moore, ingénieur de "Fairchild Semiconductor", un des trois fondateurs d'Intel, prédisait que la densité d’intégration des circuits micro-électroniques doublerait tous les dix-huit mois (figure 1) [2]. 'International

Technology Roadmap for Semiconductors' connu sous le nom d’ITRS [3], inspiré de la loi de

Moore, est un ensemble de documents, dits ‘feuille de route’, réalisés par un groupe d'experts de l'industrie de semi-conducteurs qui doivent orienter les recherches et évaluer la technologie pour les futurs besoins de l’industrie. Cette ‘Roadmap’ traduit l’évolution de la longueur du canal (référence de taille) des transistors MOSFET au cours des dernières années : elle est passée de 10 µm en 1971 à environ 45 nm aujourd’hui, soit une réduction d’un facteur supérieur à 200. Comme illustré sur la figue 2, nous sommes dans le domaine des Nanotechnologies.

(9)

Malheureusement, les limites de silicium sont progressivement atteintes et il devient de plus en plus difficile pour les fabricants de répondre aux exigences imposées par l’ITRS. Récemment, une part importante de la recherche est consacrée à la mise au point de nouveaux matériaux permettant de passer outre les limitations du silicium.

Dans ce cadre, le Silicium-Germanium 'SiGe' est un nouveau matériau à base de silicium. Son grand potentiel provient de sa haute compatibilité avec le Si et de ses propriétés physiques (mobilité des porteurs) améliorent nettement les performances des dispositifs électroniques, tout en gardant la technologie conventionnelle du silicium.

En 2002, le SiGe a connu un grand succès par la réalisation des transistors bipolaires à hétérojonction qui atteignent une fréquence limite supérieure à 200 GHz [4]. Aussi en 2007 Intel a utilisé le SiGe pour induire une contrainte uni-axiale au niveau du canal des transistors MOSFET [5]. A court terme, le SiGe jouera un rôle très important dans la technologie Bipolaire-CMOS (BiCMOS) qui permet de réaliser des circuits utilisant des transistors bipolaires et des transistors MOSFET sur un même substrat. Cette technologie est très appréciée dans le domaine de la télécommunication, car il est possible d’intégrer sur la même puce des circuits numériques de traitement du signal, des circuits numériques hautes fréquences, ainsi que des circuits Radio Fréquences (RF) analogiques de qualité.

Les jonctions p+/n qui composent l’ensemble source/drain du transistor PMOS (p-type Metal-Oxide-Semiconductor), suscitent encore l’intérêt de la communauté des micro-électroniciens. La fabrication de ces jonctions nécessite une implantation de bore à très basse

Figure 2: Évolution de la longueur du canal des transistors MOSFET au cours des dernières années.

L

Figure 1: Croissance du nombre de transistors dans les microprocesseurs Intel suivant la loi de Moore.

(10)

énergie dans une couche préalablement pré-amorphisée par implantation des ions isoélectriques. Un recuit thermique rapide (Rapid Thermal Annealing) permet finalement la recristallisation de la couche amorphe par épitaxie en phase solide et aussi pour l’activation des dopants [6]. Il est connu que le processus d’élaboration de ces nano-jonctions engendre la formation d’une bande de défauts dites 'défauts de fin de parcours' (End Of Range Defects ou EOR) qui se localisent juste derrière l’interface cristal/amorphe. Ces défauts EOR, qui résultent de la précipitation des interstitiels en excès [7] dégradent les propriétés électroniques des jonctions (augmentation du courant de fuite) [8-10], et sont responsables de la diffusion accélérée et transitoire du Bore (Transient Enhanced Diffusion TED) [11-14]. Dans le cas où le substrat est le Silicium, ces défauts ont fait l’objet de plusieurs travaux de recherche [15-17] dans notre équipe et ailleurs. Ces travaux ont porté essentiellement sur l’identification, le mécanisme de formation et la cinétique d’évolution de ces défauts.

L’introduction des alliages SiGe dans la technologie CMOS est devenue une nécessité pour poursuivre la course de la miniaturisation en respectant les recommandations de l’ITRS. Pour cela, nous projetons au cours de ce travail de mener une étude approfondie ayant pour objectif de comprendre mieux le processus d’élaboration des nano-jonctions à base de SiGe par implantation de dopants dans une couche préalablement pré-amorphisée. Il s’agit dans une première étape de lier des observations expérimentales aux travaux de simulation, basés sur la théorie de collision, et ceci afin de clarifier le mécanisme d’amorphisation de SiGe par implantation des ions iso-électroniques. Nous nous intéressons plus particulièrement, après une étude expérimentale approfondie, à mettre au point un modèle d’amorphisation qui tient compte de l’effet de la teneur en Germanium dans les alliages SiGe, et capable de prévoir les paramètres d’implantation pour crée des couches amorphes d’épaisseurs désirées.

A la base des résultats issus de cette première partie, nous procédons à l’élaboration des nano-jonctions par implantation des dopants dans les couches pré-amorphisées. Ces couches sont ensuite soumises à un recuit thermique rapide permettant l’activation des dopants et la recristallisation des couches amorphes. Comme c’est le cas pour le Silicium, cette dernière étape s’accompagne de la formation des fameux défauts de fin de parcours EOR. A première vue, il s’avère que le comportement de ces défauts est diffèrent par rapport au cas de Si, et ceci en terme de densité, taille et stabilité. Dans une seconde partie de ce travail, nous étudions en détail le comportement des défauts EOR formées dans SiGe. Nous nous intéressons plus particulièrement à l’effet de la teneur en Ge sur la formation, l’évolution thermique et la stabilité énergétique de ces défauts. Les résultats de cette étude sont très utiles

(11)

les alliages SiGe, et pour optimiser ensuite les étapes technologiques pour la réalisation de futurs dispositifs électroniques à base des alliages SiGe.

Les travaux entrepris au cours de cette thèse, inscrits dans le cadre du projet Volubilis

action intégrée N MA/09/212, ont été réalisés au sein du Laboratoire Conception et Système

de la faculté des sciences Rabat en collaboration avec le Centre d’Elaboration des Matériaux et d’Etude Structurale CEMES/CNRS et le laboratoire d’Analyse et d’Architecture des Systèmes LAAS/CNRS de Toulouse sous la direction d'Alain Claverie, Directeur de Recherche.

Outre l’introduction et la conclusion générale, ce mémoire est constitué de quatre chapitres.

Dans le premier chapitre, nous rappelons le principe de fonctionnement et d'élaboration d'un transistor MOSFET. Nous montrons que la progression vers la miniaturisation de ces transistors engendre de nouveaux problèmes aussi bien technologiques que physiques (effet de canal court et effet tunnel direct à travers l’oxyde). Ces problèmes dégradent la commande de la grille, augmentent fortement le courant Ioff et la conductance de

drain gD et induisent une dépendance de Vth avec VDS. Les solutions technologiques

envisagées s'appuient sur la mise au point de nouvelles architectures à base de nouveaux matériaux tels que le SiGe ou le SiGe contraint qui constituent des meilleures alternatives du silicium. Nous présentons en fin de ce chapitre, les propriétés physiques de ces nouveaux matériaux et comment ils peuvent améliorer les caractéristiques électriques des dispositifs électroniques.

Au cours du second chapitre, nous présentons les procédés technologiques pour la réalisation des jonctions ultra minces à la base de la technologie CMOS. Il s'avère que les performances des dispositifs dépendent fortement des paramètres d'amorphisation et de traitement thermique. Pour cela, nous décrivons d'abord le mécanisme d’amorphisation par implantation ionique suivie d'une approche phénoménologique de la transition cristal-amorphe. Nous mettrons ensuite l’accent sur les défauts de fin de parcours (EOR) qui apparaissent après la recristallisation de la couche amorphe par épitaxie en phase solide : leur position, leur origine ainsi qu'à leurs propriétés structurales. Nous terminons ce chapitre par une analyse détaillée portant sur l’évolution thermique des défauts EOR, générés dans du silicium préamorphisé par implantation des ions Ge+ (35 KeV, 1.1015cm-2).

La cinétique d'amorphisation des alliages SiGe fait l'objet du troisième chapitre. Nous présentons tout d'abord une étude bibliographique détaillée sur l'amorphisation des alliages SiGe par implantation ionique. Vue que les résultats issus de la littérature sont controverses,

(12)

et afin de clarifier la situation, nous menons au cours de ce chapitre une étude expérimentale basée sur la microscopie électronique en transmission, de l'effet de la teneur en Ge sur la cinétique d'amorphisation du SiGe par implantation des ions Ge+. Les résultats expérimentaux sont interprétés à la lumière du modèle de la densité d’énergie critique du dommage (CDED). Nous montrons que ce dernier permet en revanche, de prévoir avec une bonne précision, la formation et l'extension de la couche amorphe de SiGe quelle que soit la teneur en Ge.

Après l'étape de pré-amorphisation, la cristallinité des alliages est restaurée par épitaxie en phase solide. Au cours de recuit, l’interface cristal/amorphe remonte progressivement vers la surface jusqu’à une recristallisation totale. Ce processus engendre la formation des défauts de fin de parcours EOR qui feront l'objet du quatrième chapitre. Nous commençons par une présentation de l'état de l'art sur le comportement thermique des défauts EOR dans le cas de Si et de Ge. Cependant, dans le cas des alliages SiGe, peu de travaux ont été sont rapportés dans la littérature et les explications et les interprétations sont controverses. Pour cela, nous étudions expérimentalement, à l'aide de la microscopie électronique en transmission, le comportement thermique des défauts EOR dans les alliages Si1-xGex (avec x

=0, 0.20, 0.35 et 0.5) pré-amorphisés par implantation dions Ge+ (35 KeV, 1.1015cm-2). Nous commençons par le cas d'un budget thermique relativement faible ou évoluent principalement les défauts {113}. Nous utilisons ensuite le modèle des excès d’interstitiels pour expliquer quantitativement l'effet de la teneur en Ge sur le comportement de ces défauts {113}. Dans la deuxième partie de ce chapitre, les échantillons sont soumis à un fort budget thermique qui permet d'activer la transformation des défauts {113} en boucles de dislocations. Au cours de ces transformations qui seront mis en évidence expérimentalement, le système cherche une configuration plus stable énergétiquement. A la lumière de ce modèle, nous calculons les énergies de formation associées à chaque type de défauts EOR dans les alliages SiGe à différentes concentrations de Ge (0, 20, 35 et 50%). Nous déterminons ensuite, à la base de ces calculs, les domaines de stabilité de chaque type de défaut, et nous expliquons ainsi les transformations observées expérimentalement.

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Références

[1] Rapport n° 417 (2007-2008) de M. Claude SAUNIER, fait au nom de l'Office parlementaire d'évaluation des choix scientifiques et technologiques, déposé le 25 juin 2008. [2] Moore, G.E., Progress in digital circuits. IEDM Tech. Digest, 1975: p. 11.

[3] http://public.itrs.net

[4] JAGANNATHAN B., KHATER M., PAGETTE F., et al. Self-aligned SiGe NPN transistors with 285 GHz Fmax and 207 GHz Ft in a manufacturable technology. IEEE Electron Device Lett., 2002, Vol. 23, No. 5, pp. 258-260.

[5] K. Mistry, C. Allen, C. Auth, B. Beattie, D. Bergstrom, M. Bost, M. Brazier, M. Buehler, A. Cappellani, R. Chau, C. -H. Choi, G. Ding, K. Fischer, T. Ghani, R. Grover, W. Han, D. Hanken, M. Hattendorf, J. He, J. Hicks, R. Huessner, D. Ingerly, P. Jain, R. James, L. Jong, S. Joshi, C. Kenyon, K. Kuhn, K. Lee, H. Liu, J. Maiz, B. Mclntyre, P. Moon, J. Neirynck, S. Pae, C. Parker, D. Parsons, C. Prasad, L. Pipes, M. Prince, P. Ranade, T. Reynolds, J. Sandford, L. Shifren, J. Sebastian, J. Seiple, D. Simon, S. Sivakumar, P. Smith, C. Thomas, T. Troeger, P. Vandervoorn, S. Williams, and K. Zawadzki, " A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb- free Packaging," IEEE IEDM Tech. Digest , pp. 247–250, 2007. [6] E.J.H. Collart, S.B. Felch, H. Graoui, D. Kirkwood,S.Tallavarjula, J.A.VandenBerg,J.Hamilton,N.E.B.Cowern,K.J.Kirkby,Materials Science andEngineeringB114–115(2004) 118–129.

[7] L. Laânab, C. Bergaud, MM. Faye, J. Fauré, A. Martinez and A. Claverie,Materials Research Society Symposium Proceedings Vol. 279 (1993) 381.

[8] D. Girginoudi and C. Tsiarapas, Nucl. Instrum.Meth. B. 266 (2008) 3565. [9] M. Minondo, J. Boussey, G. Kamarinos, Microelectron. Reliab.37 (1997) 53.

[10]H. L. Liu, S. S. Gearhart, J. H. Booske, W. Wang, J. Electron. Mater.27 (1998) 1027. [11]Eaglesham, D.J., et al., Implantation and transient B diffusion in Si: The source of theinterstitials. 1994. 65(18): p. 2305-2307.

[12] Liu, J., et al., The effect of boron implant energy on transient enhanced diffusion in silicon. 1997. 81(4): p. 1656-1660.

[13] Marou, F., et al., The enhanced diffusion of boron in silicon after high-dose implantationand during rapid thermal annealing. Nuclear Instruments and Methods in PhysicsResearch Section B: Beam Interactions with Materials and Atoms, 1991. 55(1-4): p. 655-660.

(14)

[14] Bonafos, C., et al., Transient enhanced diffusion of boron in presence of end-of-range defects. Journal of AppliedPhysics, 1997. 82(6): p. 2855-2861.

[15] L. Laânab, 'Jonctions Ultra-minces dans le Silicium: étude structurale et origine des défauts introduits par une étape de pré-amorphisation', thèse de doctorat, Université Paul Sabatier de Toulouse, 1993.

[16] C. Bonafos, These de doctorat, Université Paul Sabatier de Toulouse, 1996.

[17] A. Claverie, B. Colombeau, B. de Mauduit, C. Bonafos, X. Hebras, G. Ben assayag, F. Cristiano, Appl. Phys. A 76, 1025–1033 (2003).

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CH A PITR E 1

CH A PITR E 1

CH A PITR E 1

CH A PITR E 1

Technologie CM O S et les avantages des

Technologie CM O S et les avantages des

Technologie CM O S et les avantages des

Technologie CM O S et les avantages des

alliages SiG e

alliages SiG e

alliages SiG e

alliages SiG e

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I.

Introduction

En 1947, John Bardeen et Walter H. Brattain réalisaient le premier transistor à base du germanium. Au milieu des années 1950, apparaissaient les transistors à base de silicium (Si), qui reste jusqu'à aujourd’hui le semi-conducteur le plus utilisé. Une dizaine d’années plus tard les laboratoires Bell réalisaient le premier transistor MOSFET (Metal Oxyde Semiconductor Field Effet Transistor) que l’on a ensuite abrégé en MOS. Les années 1970 verront le premier microprocesseur d’Intel (2250 transistors) et les premières mémoires.

La technologie CMOS (Complementary Metal Oxyde Semiconductor) consiste à associer les deux types de transistors MOS, NMOS à canal d'électrons et PMOS à canal de trous, dont les régimes de fonctionnement par rapport aux niveaux de tension de commande sont complémentaires. Son principe de base s’applique directement au traitement du langage binaire dans des circuits logiques (inverseurs, portes, additionneurs, cellules mémoire,…).

Actuellement, la famille CMOS trouve sa vocation dans les instruments portables, dans l'électronique industrielle et médicale, l'automobile et les périphériques d'ordinateur et domine, en plus, le marché de l'horlogerie électronique.

Dans ce chapitre, nous allons tout d’abord rappeler le principe de fonctionnement d’un transistor MOS, ainsi que les problèmes liés à la miniaturisation. Nous rappellerons ensuite les propriétés physiques de l’alliage SiGe, qui font de lui un matériau candidat préféré pour remplacer le Silicium dans les circuits de demain.

II.

Transistor MOS

1. Principe de fonctionnement

Le transistor MOS (figure 1) contient une grille G (Gate) de longueur L, généralement en métal, séparée du substrat en Silicium monocristallin faiblement dopé, par une couche mince de diélectrique, le plus souvent SiO2 d’épaisseur eox. Les régions source S et drain D

font partie intégrante du substrat, dont ils diffèrent par leur type de conduction (de type N dans le cas d’un transistor NMOS et de type P pour un transistor PMOS). La région semi-conductrice située entre la source et le drain près de l’interface oxyde

-

semi-conducteur (canal) est la zone active du transistor MOS.

Lorsqu’on applique une tension au niveau de la grille supérieure à une tension seuil (Vth), on modifie localement la nature du dopage du canal (inversion), des charges mobiles

(17)

transistor PMOS. Ces charges mobiles constituent un canal de conduction entre la source et le drain. Lorsqu’une différence de potentiel VDS est maintenant appliquée entre la source et le

drain, les porteurs affluant de la source peuvent donc circuler dans le canal et sont collectés par le drain: le transistor est dit passant (régime de forte inversion). Lorsque la tension de grille n’est pas suffisante pour créer la couche d’inversion, le transistor est en régime de faible inversion ce qui correspond à l'état bloqué.

D’une manière très simplifiée, le fonctionnement du transistor NMOS en mode de commutation est comparable à celui d’un interrupteur. Il assure donc la transition d’un état bloqué (VG=0V) pour lequel le courant de drain équivaut au courant de fuite Ioff, à un état

passante pour lequel la polarisation VG = VD > Vth, permettant le passage du courant de Drain

(ID).

Entre ces deux états, on peut utiliser le transistor en mode amplification, dans ce cas on montre que le courant drain s'écrit :

[

2

]

) DS DS th GS ox eff ox D 2.(V V V V 2L.e b.µ ε − − = I

Où eox est l'épaisseur de l'oxyde de grille, µeff la mobilité des porteurs de charge (électrons

(NMOS) ou des trous (PMOS)) dans le canal de conduction. L et b sont la longueur et la largeur physique de la grille. VGS, Vth, et VDS sont respectivement, les tensions de grille, de

seuil, et la tension entre la source et le drain.

2. Limitation de la réduction d’échelle

L’objectif principal de la miniaturisation est d’améliorer les performances des dispositifs électroniques et diminuer leur consommation en énergie. Cette miniaturisation, qui consiste à augmenter le nombre des composants par circuit, améliore les performances en fréquence et en puissance, réduit le coût de fabrication et s’intègre bien pour le calcul en

Figure 1 : a) Schéma d’un transistor n-MOS, b) n-MOS polarisé au-dessus du seuil de conduction.

(18)

parallèle. Malheureusement, cette progression vers une électronique ultime engendre de nouveaux problèmes aussi bien technologiques que physiques.

La réduction de la longueur du canal de conduction (L) d’un MOS, considérée comme référence de taille, conduit au renforcement d'effets électrostatiques parasites dits de ‘‘canal court’’ (Short Channel Effet), qui perturbent le bon contrôle par VGS de la conductivité entre

la source et le drain. Quand on rapproche le drain de la source on rend également les zones de charge d'espace (ZCE) drain-substrat et source-substrat plus proches. Normalement, ces ZCE font obstacle au courant vers le substrat : les porteurs majoritaires des régions source et drain voient une barrière de potentiel qui les empêche de diffuser vers le substrat (et réciproquement pour les porteurs majoritaires du substrat). Quand la tension VDS augmente, la

ZCE drain-substrat s’étend et peut, pour L faible, rejoindre la ZCE source-substrat. Les porteurs majoritaires de la source peuvent dans ces conditions diffuser dans le substrat puis dériver vers le drain dont la ZCE drain-substrat est polarisée en inverse. Un courant de fuite entre source et drain apparaît donc via le substrat ; c’est un courant de diffusion non contrôlé par la grille, appelé phénomène de percement en volume. Un phénomène de percement en surface sous la grille, analogue à celui précédemment décrit en volume, se produit dans le régime bloqué. Ces phénomènes sont d'autant plus importants que VDS augmente.

Les effets de canal court tendent donc à dégrader la commande de la grille, à augmenter fortement le courant Ioff et la conductance de drain gD en régime source de courant, et induisent une dépendance de V avecth V . Pour remédier à ces problèmes DS plusieurs solutions technologiques s’imposent.

3. Les Solutions technologiques

a) Mise à l'échelle des MOS à base du Si massif (Bulk Silicon).

Si on réduit L, il faut parallèlement veiller à ce que le courant Ioff à l'état bloqué soit

maintenu à des niveaux acceptables. Ce qui amène à optimiser le rapport Ion/Ioff. Cependant on

doit respecter les règles précises de mise à l'échelle des MOS : la réduction de L implique la modification des autres paramètres définissant la géométrie du transistor comme l'épaisseur de l'oxyde de grille eox, la profondeur Xj des régions source et drain, et aussi le dopage du

substrat et des régions source-drain.

Dans le passé, la solution pour maintenir Ioff constant était d’augmenter le dopage du

canal (réduction des zones de charge d’espace). Aujourd’hui on a atteint des dopages du canal (>1018 cm-3) qui font baisser la mobilité des porteurs.

(19)

Ainsi, la réduction des dimensions des transistors nécessaire pour une meilleure intégration à l’échelle d’une puce s’accompagne de la réduction de la profondeur Xj. A titre d’exemple, l’ITRS (International Technology Roadmap for Semiconductors) [1], qui est la feuille de route pour l’industrie de la micro-électronique estime le Xj des transistors à hautes performances en technologie MOS 45 nm à environ 7 nm, ce qui est un véritable défi technologique. La solution utilisée jusqu’à présent est d’introduire les dopants avec une très faible énergie d’implantation ‘Ultra-Löw energy implants’ après une pré-amorphisation du substrat, suivie d’un recuit de quelques millisecondes (la réduction des budgets thermiques) [2]. L’étape de pré-amorphisation élimine les effets de canalisation et permet une pénétration moins profonde des dopants implantés.

La réduction de l'épaisseur de l'oxyde de grille eox implique que la tension

d'alimentation VDD des circuits diminue également, et donc faire accroître la capacité d'oxyde

ox r 0 ox e . ox ε ε =

C Le problème majeur posé par la réduction de ce paramètre concerne la conduction par effet tunnel direct à travers l’oxyde pour eox< 4nm, dans ce cas on a une augmentation

rapide du courant pour de très faible tension appliquées. La solution envisagée à ce problème est d’utiliser des oxydes de très grande permittivité ‘high-k’ qui puissent apporter une solution intéressante à la réduction de l’épaisseur de l’oxyde. Cependant, l’utilisation des high-k sans oxyde interfacial (souhaité pour profiter en plein des hautes valeurs de k) dégrade la mobilité des porteurs, ce qui constitue un frein important à leur intégration dans la technologie CMOS. Pour restaurer une mobilité acceptable dans le canal, deux solutions alternatives sont au cours de développement :

• La première consiste à réaliser le transistor MOS avec le canal élaboré à base de nouveaux matériaux comme SiGe ou SiGeC. Ces matériaux sont connus par leur mobilité supérieure à celle du Si.

• Dans la seconde solution on garde toujours le canal à base de silicium et on fait recours à y introduire intentionnellement des contraintes (Si contraint). Il s’avère que des contraintes de nature différente sont nécessaires pour accélérer les électrons et les trous. En effet, le canal doit être en tension pour améliorer la mobilité des électrons (NMOS), et en compression pour améliorer celle des trous (PMOS). Les calculs de simulation montrent que la contrainte modifie les diagrammes de bandes électroniques du matériau, et donc la masse effective des porteurs, dans le sens d’améliorer leur mobilité et d’augmenter ainsi les performances en fréquence des composants.

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Les premiers résultats, exploitant la seconde solution, sont apparus en 2007, date à laquelle Intel a réussi le premier transistor PMOS à base d’une hétéro-épitaxie sélectif de SiGe au niveau de la Source et Drain pour générer une contrainte de compression uni-axiale dans le canal (figure 2) [3].

b) La structure SOI

Le CMOS à base de la technologie SOI (Silicon On Insulator) présente des avantages certains face aux substrats de Si massifs ‘bulk’ : plus basse tension d’alimentation, faible consommation, moins de capacités parasites, plus haut degré d’intégration, meilleur contrôle du canal (moins d’effets canaux courts), plus grand courant de saturation, ainsi qu’un procédé de fabrication plus simple. Pour ces raisons la technologie SOI a été intégrée dans la feuille de route (ITRS) de l’industrie microélectronique depuis 1998, et son rôle de technologie majeure a été consolidé en 2001.

Figure 2 : Images TEM d’un transistor PMOS à Source/Drain SiGe dont le canal est en compression (Intel technology [3]).

(21)

La structure SOI présentée sur la figure 3, ‘substrat / film isolant (SiO2) /couche mince

de silicium monocristallin’, est une structure constituée d’un empilement d’une couche de Silicium de 100 nm à quelques µm sur une couche d’isolant le plus souvent le SiO2.

Dans les années 90, l’apparition de nouvelles techniques pour fabriquer ces structures telles que : SIMOX (separation-by-implanted-oxygen) [4], BESOI (bonding-and-etched-back-SOI) [5] et Smart Cut Process (cutting by H implantation) [6], et qui sont devenues des standards industriels, ont permis que le SOI soit de plus en plus adopté par les industriels du domaine de la microélectronique. De grandes entreprises comme IBM, Sharp, Motorola et ST ont déjà annoncé la production des produits ‘faible puissance’, et’ haute fréquence’ à base de SOI.

Les substrats SGOI (Silicon Germanium On Insulator) et sSOI (strained Silicon On Insulator) sont une évolution récente des substrats SOI, Il s’agit des procédés SGOI et sSOI. L’utilisation de ces structures va permettre d’augmenter la mobilité des porteurs dans les canaux des transistors MOS. Des gains en mobilités [7] par rapport au silicium massif ont ainsi pu être obtenus pour :

• Un canal de Si en tension sur substrat SGOI : le gain de mobilité obtenu pour les électrons est de 43%.

• Un canal de Si1-xGex en compression sur substrat sSOI : le gain en mobilité pour les

trous est de 100%.

• Un canal de Si en tension sur pseudo-substrat Si0.5Ge0.5 : le gain en mobilité pour les

électrons est de 70%.

Les solutions technologiques, pour la conception de futur transistor MOS, que nous avons présentées ci-dessus, s’appuient donc sur la mise au point de nouvelles architectures à base de nouveaux matériaux tels que SiGe ou le SiGe contraint. Nous présentons dans ce qui suit une étude bibliographique détaillée sur les propriétés physiques et les techniques d’élaboration de ces matériaux.

III.

Les alliages SiGe

1. Structure cristallographique

Le Silicium et le Germanium cristallisent selon la structure "diamant" (figure 4), forme dérivée de la structure cubique faces centrées (cfc), le désaccord de maille entre eux est d’environ 4,2%. Ils sont complètement miscibles, et peuvent former des alliages de type Si 1-xGex avec différentes concentrations de Germanium. Dans la structure des alliages SiGe, aussi

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de type diamant, les atomes de Silicium et de Germanium sont répartis de manière aléatoire et homogène respectant la stœchiométrie du cristal; cette répartition définit l’absence de plans préférentiels au sein du cristal.

Les atomes de diamètres différents (Si et Ge) sont mélangés. Le paramètre de maille des alliages Si1-xGex évolue de la valeur du cristal de Silicium, pour la fraction molaire x=0, à

celle du cristal de Germanium, pour x=1. Cette variation présentée sur la figure 5 est bien décrite par La loi de Vegard :a ( x) (x)

x x 1 Ge

Si =aSi 1− +aGe

La courbe en pointillés représente l’approximation par la loi de Vegard, qui prédit une variation linéaire du paramètre de maille en fonction de la teneur en Germanium dans l’alliage. Cette approximation est en bon accord avec les mesures expérimentales.

Figure4 : Structure cristallin de type diamant.

Figure 5 : Variation du paramètre de maille du cristal Si1-xGex en fonction de la teneur en Germanium.

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2. Techniques d'élaboration des couches de SiGe

Les alliages SiGe, sont en général obtenus par une croissance orientée (épitaxie) par rapport au substrat de Silicium ou Germanium. Il existe principalement 3 types de méthodes expérimentales :

• L’épitaxie par jet moléculaire (Molecular Beam Epitaxy) est la première technique utilisée pour déposer le SiGe sur un substrat de Silicium. Elle consiste à envoyer des molécules à la surface du substrat dans un vide très poussé. Cette technique est très précise et donne des couches de très bonnes qualités, néanmoins cette technique a l'inconvénient d'être lente et très coûteuse, pour cela son utilisation est restreinte aux des dispositifs à très forte valeur ajoutée.

• L’épitaxie en phase liquide (Liquid Phase Epitaxy) consiste à faire croître le cristal par la mise en contact du substrat avec une source liquide, c’est le même principe du tirage Czochralsky. Avec cette technique, on ne peut pas faire une épitaxie sélective surtout dans les régions Source et Drain des transistors CMOS.

• l'épitaxie en phase vapeur VPE (Vapor Phase Epitaxy) ou CVD (Chemical Vapor Deposition) consiste à faire croître le cristal à partir de précurseurs gazeux. Ce procédé est le plus souvent utilisé dans l'industrie du semi-conducteur pour produire des couches minces, il donne un bon compromis entre la vitesse de croissance et la qualité des couches obtenues.

Au cours de ces travaux, les alliages SiGe sont déposés sur un substrat de Silicium de type Czochralsky, orienté suivant la direction <100> par l’instrument Epi Centura, qui est un équipement industriel de RP-CVD ‘Reduced Pressure Chemical Vapor Deposition’ fabriqué par 'Applied Materials'. La pression réduite (RP) correspond à une pression de fonctionnement de l’ordre de la dizaine de Torr.

En général, l’épitaxie du Si1-xGex nécessite un substrat. Le substrat pourra être soit en

silicium, soit en germanium (ce sont les deux matériaux les plus proches du Si1-xGex). Seules

les épitaxies sur un substrat silicium seront discutées ici pour des raisons concernant les applications en microélectronique. Vu le désaccord de maille entre les deux matériaux, dans une hétéro-épitaxie Si1-xGex/ Si, on distingue le SiGe contraint et le SiGe relaxé.

a) SiGe contraint

Dans le cas de l’épitaxie d’une fine couche de Si1-xGex sur un substrat silicium, la

maille de la couche de Si1-xGex garde la même largeur que celle du Si (dans le plan de

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maintenant le volume de maille presque constant (figure 6). Le paramètre de maille normal au plan d’épitaxie a┴ est de:

      ν ν + = ⊥ f a -1 2 -1 f 1 aSi SiGe ,

Où ν est le coefficient de Poisson de l’alliage, f est la déformation subie par la couche épitaxiée contrainte et qui s'écrit comme suit:

f ~ Si SiGe a a aSi ~ 0,042. x

Les couches contraintes de SiGe sur Silicium sont en compression bi-axiale dans le plan de croissance, et elles sont allongées suivant la direction normale de l’interface. De ce fait, ces couches présentent des propriétés de transport anisotropes.

La déformation élastique imposée par la contrainte de la couche se fait avec accumulation de l’énergie élastique El exprimée par :

El(h) = 2.G ν ν + -1 1 . f2.h

Où h est l’épaisseur du film et G le module de cisaillement de la couche épitaxiée.

b) SiGe relaxé

Si l’épaisseur de la couche contrainte devient plus grande, l’énergie élastique augmente. Au-delà d’une certaine épaisseur que l’on appelle ‘l’épaisseur critique’, les couches contraintes auront tendance à être relaxées, et donnent naissance à des dislocations dites d’adaptation ‘misfit dislocation’ [8, 9]. La figure 7 montre de manière schématique la relaxation de la couche contrainte. L’épaisseur critique est directement proportionnelle à la

(25)

teneur en Ge dans les alliages SiGe. L’espace de stabilité des films SiGe/Si à différents teneur en Ge est présenté sur la figue 8. Les deux courbes qui apparaissent sur la figure délimitent trois états possibles :

• SiGe contraint sans dislocation.

• Une phase métastable caractérise un état du SiGe contraint pour lequel des défauts existent, mais en nombre suffisamment faible pour ne pas conduire à des dislocations.

• SiGe relaxé avec des dislocations.

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Pour minimiser les dislocations créées par le désaccord de maille entre le Si et le Si 1-xGex, une couche de Si1-yGey à composition graduelle de Ge (0 < y < x) est épitaxiée sur un

substrat de Si avec un taux d’accroissement de 9% Ge/µm, où x est la composition maximale de Ge au sommet de la couche graduelle (figure 9). Lorsqu’on atteint la composition x désirée, on maintient la composition constante jusqu'à 1 mm d'épaisseur. La couche alors élaborée est relaxée et de de très bonne qualité [10, 11].

3. Structure de bande du SiGe

D’une manière générale, le SiGe présente un intermédiaire entre le Silicium et le Germanium. L’augmentation progressive de la teneur en Germanium dans SiGe entraine une modification des propriétés du cristal. Le SiGe comme le Silicium et le Germanium sont des matériaux à gap indirecte. La figure 10 présente les structures de bande des matériaux massifs de Silicium et du Germanium. Le minimum de la bande de conduction du Germanium se situe dans la direction L de l’espace réciproque alors que pour le silicium, le minimum de la bande de conduction est la vallée ∆. Pour les alliages SiGe, la largeur de bande interdite dépends à la fois de la teneur en Ge et de son état de contrainte.

relaxed Si 1-xGex step step Si

Figure 9 : a) contrôle de la formation des défauts au cours de la croissance b) Profil de la concentration du Ge par spectrométrie de masse à ionisation secondaire ‘SIMS’ pour une couche Si0,49Ge0,51 [10].

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Figure 11 : Largeur de bande interdite du SiGe relaxés. Les points présentent des mesures expérimentales à 90 et 296 K [12]. Les calculs théoriques sont représentés par des courbes [13].

Dans le cas de SiGe relaxé, la largeur de bande interdite Eg diminue avec la teneur en Germanium. Cette variation est décrite sur la figure 11 [12, 13]. Cependant, à partir d'une teneur en Ge de 85%, on observe une importante différence entre les calculs théoriques et les valeurs expérimentales. Pour une teneur en Ge<85% le diagramme de bande de SiGe relaxé présente un comportement semblable à celui du Silicium, tandis qu’au-delà de 85% de Ge, le comportement est plutôt proche à celui du Germanium. Cette différence de comportement est attribuée à un changement de la position du minimum de la bande de conduction, qui passe de la vallée ∆, dans le cas du Si, à la vallée L, dans le cas de Ge.

BC

BV

Eg= 1.1 eV Eg= 0.6 eV

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Figure 12 : Largeur de bande interdite du SiGe contraint sur substrat Si. Points expérimentaux et modélisations issus de différentes publications.

Dans le cas de SiGe contraint sur substrat du silicium, les mesures expérimentales et les formulations les plus couramment citées de la largeur de bande interdite du SiGe contraint sur substrat Si, de teneur en germanium inférieure à 50% [14-18] sont présentés dans la figure 12. Le modèle retraçant le plus fidèlement les données expérimentales est donné par Bean et al. [14].

En conclusion de ce paragraphe, la teneur en Germanium et la contrainte en compression bi-axiale réduisent toutes deux la largeur de la bande interdite de SiGe. Il sera donc possible de contrôler la largeur de bande interdite via ces deux paramètres, pour différentes applications en optoélectronique. Ce réglage de la bande interdite est souvent appelé "bandgap engineering".

4. Hétéro-structures et manipulation de bandes

La superposition de film Silicium et d’alliage SiGe entraine un décalage dans le diagramme de bandes d'énergie au niveau de l’interface des deux matériaux. La structure de bande d’une hétéro-structure SiGe/Si/SiGe est schématisée sur la figure 13. Le film de silicium "en sandwich" est en contrainte bi-axiale en tension. En plus de cela, les électrons sont confinés dans un puits quantique. Ces deux derniers phénomènes engendrent une nette augmentation de la mobilité des électrons.

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La figure 14, représente un transistor NMOS dans lequel SiGe relaxé sert comme pseudo-substrat du silicium. Dans cette architecture le canal en Silicium, en contrainte biaxiale en tension, est caractérisé par une mobilité des électrons assez importante par rapport au Silicium massif, qui se traduit par une nette amélioration des performances en fréquence du transistor NMOS [19].

D'un autre côté, dans une hétéro-structure Si/SiGe/Si (figure 15), le film SiGe est en compression bi-axiale. La réduction de la largeur de bande interdite de SiGe par rapport au Silicium se traduit plutôt par un grand décalage de la bande de valence et n’induit qu’un décalage négligeable de la bande de conduction. La discontinuité de la bande de valence constitue une barrière de confinement des trous dans SiGe de type P. Il s'agit alors d'un gaz de trous à deux dimensions confiné. A cela s'ajoute le faible taux de rugosité au niveau de

Figure 13 : Schéma de la structure de bande d’un empilement SiGe/Si/SiGe.

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l’interface Si/SiGe en comparaison avec une interface usuelle de Si/SiO2. Ces deux derniers

avantages de cette architecture permettent aussi une augmentation significative de la mobilité des trous.

La figure 16, représente un transistor PMOS dans lequel le canal est constitué d’un film de SiGe contraint. Les tests électriques [20] montrent que ce type de transistors présents des caractéristiques en dynamique (temps de transit) nettement améliorées par rapport aux structures usuelles. Il a été montré qu'avec ces modifications de structure, il est possible de rendre les transistors PMOS aussi bon que les NMOS à base de Silicium seul.

Figure 16 : Dispositif MOS à canal SiGe contraint de conduction P. Le canal est alors non intentionnellement dopé (n.i.d.).

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L’hétéro-structure Si/SiGe/Si présente aussi des applications directes dans les transistors bipolaires de type NPN. En effet, la variation graduelle de la teneur en germanium de SiGe dans une telle structure, comme c'est indiqué sur la figure 17, s'accompagne d’une décroissance graduelle du gap. Cette décroissance permet de créer un pseudo-champ électrique dans la base dans le sens collecteur  émetteur. Ce champ accélère d'avantage les électrons et diminue leur temps de transit de la base. D'un autre côté, les électrons qui sont les porteurs majoritaires au niveau de l’émetteur, voient une barrière de potentiel plus faible pour passer à la base. Ces deux caractéristiques liées à cette architecture accélèrent les électrons, et par conséquent améliorent le gain en courant et les performances du transistor commutation et en dynamique [21,22].

En terme de ce chapitre nous affirmons que l’introduction des alliages SiGe dans les transistors CMOS et bipolaires permet d’améliorer nettement leurs performances, et ouvre la possibilité de réaliser sur un même substrat des circuits CMOS et bipolaires à base de ces nouveaux matériaux, on parle de la technologie Bipolaires-CMOS (BiCMOS). Cette architectures ouvre de nouveaux horizons dans les domaines des circuits logiques, les cellules mémoires (DRAM) et aussi pour les applications très haute fréquence (émetteur récepteur radio fréquence, Télécommunications, micro-onde etc.).

La figure 18 est un schéma général illustrant à quoi peuvent ressembler les circuits de demain. En effet, on projette dans le cadre d'un projet européen dit SiQUIC, " Cavendish Laboratory" d’intégrer sur une seule puce plusieurs fonctions [23, 24]. Ce projet matérialise de manière privilégiée les prédispositions des technologies SiGe à permettre l’intégration de

Figure 17 : Graduel de germanium dans la structure Si/SiGe/Si. Un pseudo-champ électrique accélérateur des électrons est induit dans le film SiGe [21].

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systèmes complets sur une seule puce, System-On-Chip, SOC. Il s'agit de fonctions logiques, analogiques, électriques, microondes, fonctions de modulation optique et fonctions de détection opto-microondes.

IV.

Conclusion

Les solutions technologiques que nous avons présentées pour résoudre les problèmes liés à la miniaturisation ont été principalement réalisées par l'introduction de nouveaux matériaux. Les alliages SiGe sont sélectionnés surtout pour leur compatibilité avec le silicium, pour leurs propriétés physiques (par exemple en termes de mobilité des porteurs), et pour induire la contrainte au niveau du canal dans les transistors CMOS.

Les propriétés physiques des alliages SiGe ont été rappelées :

• Le paramètre de maille des alliages Si1-xGex est supérieur à celui de Si, sa variation en

fonction de la teneur en Germanium est bien décrite par la loi de vegard.

• La croissance épitaxiale de couches minces de Si1-xGexsur substrat Si est possible. En

fonction de l’épaisseur de la couche épitaxiale, on distingue le SiGe contraint en compression pour une épaisseur inférieure à l’épaisseur critique, Au-delà de l’épaisseur critique, les couches contraintes auront tendance à être relaxé, et donnent naissance à des dislocations dites d’adaptation ‘misfit dislocation’. Pour minimiser les misfit dislocations, une couche de SiGe à composition graduelle de Ge est épitaxiée sur un substrat de Si avec un taux d’accroissement de 9% Ge/µm.

Figure 18 : Schéma général d’un projet d’intégration sur une seule puce d’un système complet de télécommunication opto-microonde, system-on-chip, [27], [28].

(33)

• La largeur de bande interdite de SiGe que ça soit contraint ou relaxé, diminue en fonction de la teneur en Germanium dans les alliages par rapport au Silicium. il est aisé de contrôler la largeur de bande interdite par la teneur en Ge ou par l’application de la contrainte dans l’alliage SiGe « bandgap engineering ».

Enfin, nous avons vu que la manipulation des bandes d’énergie permises par l’hétéro-structure Si/SiGe permet d’améliorer les caractéristiques électriques des dispositifs électroniques :

• l’utilisation de SiGe relaxée comme pseudo-substrat du silicium, permet d’avoir un canal en Silicium avec une contrainte bi-axiale en tension, qui est caractérisé par une mobilité des électrons assez importante par rapport au Silicium massif, et donc on aura une nette amélioration des performances électriques des transistors NMOS.

• L’utilisation de SiGe contraint, comme Canal de conduction des PMOS, améliore nettement les caractéristiques dynamiques des transistors. Ces propriétés permettent au PMOS d’être aussi bon que les NMOS à base de Silicium.

• L’emploi de l’hétéro-structure Si/SiGe/Si avec un graduelle de Germanium dans le film SiGe au niveau de la base, dans les transistors Bipolaire à hétérojonction HBT de type NPN, repousse les limitations atteintes par le Silicium pour ce type de composant.

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CH A PITR E 2

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