Le syst` eme de d´ eclenchement dans LHCb

Fig. 2.3 – Architecture de la carte TELL1. Deux options pour l’acquisition des donn´ees op-tiques et des donn´ees analogiques sont indiqu´ees. Elle se compose de 5 FPGA : 4 sont pour le pr´etraitement (PP-FPGA) et un pour la synchronisation et l’encapsulation des donn´ees (SyncLink-FPGA).

2.2 Le syst` eme de d´ eclenchement dans LHCb

Pour chaque collision, une quantit´e consid´erable d’informations est produite sur pr`es d’un million de canaux de lecture. Par seconde, la taille m´emoire n´ecessaire de stockage serait de 4 T´era-octets. De ce fait, il n’est alors pas envisageable d’analyser en temps r´eel chaque collision et de stocker l’ensemble des informations produites. De plus, seul une fraction des collisions produites lors des croisements de faisceaux conduit effectivement `a un ´ev´enement susceptible d’ˆetre int´eressant pour les analyses de physique. Afin de diminuer et limiter la taille de l’espace informatique de stockage, un dispositif de s´election en ligne des collisions int´eressantes est mis en place. Cette solution permet de garder l’ensemble de la r´esolution du d´etecteur et de ne pas diminuer la cadence de production de donn´ees, ce qui aurait pour cons´equence d’augmenter la dur´ee de fonctionnement du d´etecteur. Ce syst`eme de d´eclenchement, appel´e aussi «trigger system», est constitu´e de plusieurs niveaux de s´election et fonctionne en parall`ele de la voie d’acquisition des donn´ees.

Le syst`eme de d´eclenchement de LHCb [7], pr´esent´e en figure 2.4, est constitu´e de deux niveaux successifs qui affinent ´etape par ´etape la s´election des ´ev´enements : le niveau 0 puis le niveau HLT (High Level Trigger). Le niveau de d´eclenchement de niveau 0 ne peut ˆetre effectu´e qu’avec un syst`eme ´electronique sp´ecialement d´evelopp´e `a cet effet. L’impl´ementation de ce niveau en une ´electronique d´edi´ee permet de traiter massivement les donn´ees tout en assurant une prise de d´ecision toutes les 25 ns avec une latence de traitement fixe `a ce niveau. Cette latence fixe simplifie l’architecture du syst`eme frontal en comparaison d’un syst`eme `a latence variable. Le temps allou´e pour le second niveau ´etant plus important qu’au niveau 0, il peut ˆetre impl´ement´e par un syst`eme informatique dont la r´eponse peut cette fois-ci ˆetre `a latence variable sans augmenter de fa¸con majeure la complexit´e du syst`eme.

2 kHz 40 MHz

Niveau 0

1 MHz

Niveau HLT

ElectroniqueFerme de PC

Fréquence de stockage des événements Production des données

Fig. 2.4 – Vue globale du syst`eme de d´eclenchement.

2.2.1 Le niveau 0 de d´eclenchement

Une partie des informations du d´etecteur LHCb est extraite de l’´electronique frontale de niveau 0 et est transmise aux processeurs de d´eclenchement de niveau 0 par liaison optique `a 1,6 Gbit/s. Ce dispositif est constitu´e de 246 cartes ´electroniques et effectue le traitement des informations en temps ≤1,2 µs. Les processeurs de d´eclenchement de niveau 0 d´eterminent et s´electionnent les particules de plus haute ´energie et impulsion transverse, et diagnostiquent si le croisement de faisceau a donn´e lieu `a une collision susceptible d’ˆetre int´eressante `a l’´etude de la violation de CP. La figure 2.5 pr´esente une vue globale du syst`eme de d´eclenchement de niveau 0.

Fig. 2.5 – Architecture g´en´erale du niveau 0. Le syst`eme re¸coit toutes les 25 ns 2048 canaux provenant du d´etecteur Pile-UP, le syst`eme de d´eclenchement du calorim`etre de niveau 0 re¸coit 19420 canaux provenant du SPD, PS, HCAL/ECAL tandis que le syst`eme de d´eclenchement du d´etecteur de Muon re¸coit 25920 canaux.

2.2. LE SYST`EME DE D´ECLENCHEMENT DANS LHCB

L’unit´e de d´ecision de premier niveau collecte ces informations et prend la d´ecision d’ac-cepter ou de rejeter les informations contenues dans le «L0 pipeline buffer». Cette d´ecision est transmise au syst`eme de supervision globale qui valide ou non cette d´ecision et propage la d´ecision `a l’ensemble de l’´electronique frontale de niveau 0. Ce traitement est effectu´e en parfaite synchronisation avec l’´electronique frontale de niveau 0 afin d’extraire correctement une collision accept´ee dans le «L0 pipeline buffer».

L’objectif du niveau 0 de d´eclenchement est de r´eduire le flot de donn´ees de 40 MHz `a 1 MHz pour le niveau de s´election suivant. Afin de pouvoir prendre une d´ecision rapide et de li-miter les d´ebits d’informations, le niveau 0 statue sur l’acceptation ou la r´ejection de l’´ev´enement en utilisant seulement une fraction de donn´ees issue des sous-d´etecteurs les plus rapides, figure 2.6. Le traitement s’effectue sur des donn´ees basses r´esolutions afin de diminuer le temps de cal-cul de la d´ecision. Il est r´ealis´e par un syst`eme ´electronique complexe utilisant une architecture pipeline afin d’assurer une latence fixe de traitement.

Frontale

Voie d’acquisition des données Voie de déclenchement

Poubelle

Fig. 2.6 – Voie d’acquisition des donn´ees et voie de d´eclenchement.

Le temps de r´eponse du dispositif de d´eclenchement de premier niveau introduit une la-tence qui est compens´ee par la m´emoire tampon d’attente «L0 pipeline buffer». Cette latence d´etermine alors la profondeur de cette m´emoire d’attente. Elle doit ˆetre la plus faible possible afin de minimiser la taille de ces m´emoires tampons pour en diminuer le coˆut.

2.2.2 Le niveau HLT de d´eclenchement

L’objectif du second niveau de s´election HLT est de r´eduire le flot de donn´ees de 1 MHz

`

a 2 kHz, fr´equence `a laquelle les ´ev´enements sont stock´es sur disque puis archiv´es sur bande magn´etique. Ce niveau de s´election calcule sa d´ecision en utilisant l’ensemble des donn´ees pro-duites par le d´etecteur. Il confirme dans un premier temps la d´ecision du niveau 0 puis statue sur l’acceptation ou la r´ejection de l’´ev´enement en appliquant des algorithmes beaucoup plus complexes. La r´eduction du flot de donn´ees r´ealis´ee par le niveau 0 permet d’allouer un temps de calcul de quelques millisecondes. L’ensemble du niveau HLT est compos´e d’une ferme de PC de 2000 noeuds [8].

2.2.3 Dispositif de contrˆole des d´eclenchements

Le Readout Supervisor ODIN (RS) [9] contrˆole en temps r´eel l’ensemble du dispositif. Il joue un rˆole crucial en collectant les d´ecisions du dispositif de d´eclenchement de niveau 0. Il r´egule le taux de d´eclenchement du niveau 0 afin d’´eviter une possible saturation des m´emoires tampons du dispositif. Ces principales fonctions sont de :

– recevoir les signaux de synchronisation des croisements de faisceaux et les informations relatives `a la structure du faisceau ;

– fournir l’horloge `a tout le syst`eme ´electronique par l’interm´ediaire d’un r´eseau optique complexe ;

– g´en´erer en temps r´eel les signaux de contrˆole li´es `a la structure du faisceau et `a l’identifi-cation des collisions ;

– recevoir la d´ecision du dispositif de d´eclenchement de niveau 0 ;

– ´emuler et r´eguler le taux d’occupation des m´emoires tampons afin d’´eviter leur saturation ; – distribuer la d´ecision d’acceptation de la collision ;

– g´en´erer les signaux de calibration et les s´equences de d´eclenchement sp´ecifiques pour les tests.

2.2.4 Particularit´e du syst`eme de d´eclenchement LHCb

La mise en place de syst`eme de s´election en ligne de collision est un dispositif commun `a l’ensemble des exp´eriences en physique des hautes ´energies. Cependant, le niveau de s´election de niveau 0 de LHCb est particuli`erement novateur puisqu’il pr´esente le taux d’acceptation le plus ´elev´e en comparaison de ces homologues ATLAS, CMS et ALICE du LHC comme illustr´e en 2.7.

Fig. 2.7 – Taux d’acceptation du premier niveau de d´eclenchement et moyenne de la taille d’un

´ev´enement. Le taux d’acceptation est de 1 MHz pour le d´etecteur LHCb, celui-ci est de 100 kHz pour les d´etecteurs ATLAS et CMS, et de 1 kHz pour le d´etecteur ALICE.